CN102916681A - 一种脉宽可调的nrz/rz码转换装置 - Google Patents

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Abstract

本发明公开了一种脉宽可调的NRZ/RZ码转换装置，包括触发同步电路、归零码转换电路以及脉宽控制电路，在触发同步电路中不归零码数据信号同步到系统时钟，然后送入归零码转换电路中同反相的系统时钟进行与运算得到归零码数据信号，最后将归零码数据信号送入脉宽控制电路中进行脉宽调整，得到脉宽可调的归零码数据信号。本发明脉宽可调的NRZ/RZ码转换装置通过三个简单的电路实现了非归零码数据信号到归零码数据信号的转换以及脉宽的调整，电路简单。

Description

一种脉宽可调的NRZ/RZ码转换装置
技术领域
本发明属于高速数据信号产生技术领域，更为具体地讲，涉及一种脉宽可调的NRZ（Not Return to Zero，不归零）/RZ（Return to Zero，归零）码转换装置。
背景技术
高速数据信号是数字测试系统的关键因素，对于各种数字元器件、部件、设备和系统的测试与研制至关重要，在数字通信、雷达、集成电路测试、计算机总线测试等各个与数字化相关的行业都有着广泛的应用。同时，高速数据发生器、码型发生器、误码测试仪等通用测试仪器中，高速数据信号源都是关键部件。
随着电子技术的飞速发展和计算机技术的广泛应用，电子设备与系统智能化、数字化趋势不断增强。各类型的数字化系统与设备的测试需求不断增加，多样化高速数据发生技术已经逐步成为数字化发展的支撑技术之一。其中不归零码、归零码、归一码作为数据输出的三种常用码型，应用最为广泛。
由于数字化设备的速率不断提高，要求数据信号源的输出数据率也不断提高，同时兼顾多种常用码型的产生。但是，通常不归零码的产生相对简单，而归零码的产生则需要再次转换。
归零码的生成通常有两种方法，包括软件编辑法和硬件转换法。其中软件编辑法以牺牲存储深度和数据率来模拟归零码，因此通常归零码的最高数据率为不归零码的一半，而且脉宽控制分辨率受限于系统时钟周期；而硬件归零码转换则多种多样（通常应用与光通信中），但是通常电路都比较复杂，且难以实现脉宽可调，特别是对于较高数据速率应用情况。因此，传统方法限制了归零码数据率的提高且难以实现脉宽可调，硬件电路复杂。
高速数据产生与合成具有深存储、高速率、编辑方便等优点，在数字化设备测试中应用广泛。但是，目前还缺乏电路简单的的具有脉宽可调的NRZ/RZ码转换装置。
发明内容
本发明的目的在于克服现有技术中，提供一种电路简单且脉宽可调的NRZ/RZ码转换装置。
为实现上述发明目的，本发明脉宽可调的NRZ/RZ码转换装置，其特征在于，包括：
一触发同步电路，用于接收数据产生装置输出的系统时钟以及不归零码数据信号，将不归零码数据信号同步到系统时钟，输出与系统时钟同步的不归零码数据信号；
一归零码转换电路，用于接收系统时钟与触发同步电路输出的不归零码数据信号，并将系统时钟反相后与触发同步电路输出的不归零码数据信号进行与运算，得到归零码数据信号；
其中，触发同步电路的时延TPD1<T/2+TCD且TPD1>TCD，TCD为归零码转换电路中对系统时钟进行反相的时间延迟，T为系统时钟周期；这样可以保证不归零码数据信号较反相后的系统时钟提前到来，实现不归零码数据信号到归零码数据信号的转换；
一脉宽控制电路，脉宽控制电路包括一个D触发器和一延迟电路，D触发器的D端接高电平，时钟端接归零码转换电路输出的归零码数据信号，在归零码数据信号出现高电平即上升沿时，D触发器Q端输出由低电平变为高电平，经过延迟电路后作为D触发器复位信号，使D触发器输出复位，由高电平变为低电平，D触发器Q端的输出为脉宽控制电路的输出，改变延迟电路的延迟时间即可调整归零码数据信号的脉冲宽度；
其中，高电平代表数据“1”，低电平代表数据“0”。
本发明的发明目的是这样实现的：
本发明脉宽可调的NRZ/RZ码转换装置，包括触发同步电路、归零码转换电路以及脉宽控制电路，在触发同步电路中不归零码数据信号同步到系统时钟，然后送入归零码转换电路中同反相的系统时钟进行与运算得到归零码数据信号，最后将归零码数据信号送入脉宽控制电路中进行脉宽调整，得到脉宽可调的归零码数据信号。本发明脉宽可调的NRZ/RZ码转换装置通过三个简单的电路实现了非归零码数据信号到归零码数据信号的转换以及脉宽的调整，电路简单。
附图说明
图1是本发明脉宽可调的NRZ/RZ码转换装置的一种具体实施方时原理框图；
图2是图1中虚线框部分即脉宽可调的NRZ/RZ码转换装置的电路图；
图3是图2所示脉宽可调的NRZ/RZ码转换装置的时序波形图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
图1是本发明脉宽可调的NRZ/RZ码转换装置的一种具体实施方时原理框图。
在本实施例中，如图1所示，本发明脉宽可调的NRZ/RZ码转换装置包括触发同步电路1、归零码转换电路2以及脉宽控制电路3。
数据产生装置4产生系统时钟CLK以及不归零码数据信号DIN送入到触发同步电路1中，在触发同步电路1中将不归零码数据信号DIN同步到系统时钟CLK，输出与系统时钟CLK同步的不归零码数据信号DNRZ，具体时序关系如图3所示。
归零码转换电路2接收系统时钟CLK与触发同步电路1输出的不归零码数据信号DNRZ，并将系统时钟CLK反相为/CLK，然后与触发同步电路1输出的不归零码数据信号DNRZ进行与运算，得到归零码数据信号DRZ，具体时序关系如图3所示。
其中，触发同步电路1的时延TPD1<T/2+TCD且TPD1>TCD，TCD为归零码转换电路2中对系统时钟CLK进行反相的时间延迟，T为系统时钟CLK周期；这样可以保证不归零码数据信号DNRZ较反相后的系统时钟/CLK提前到来，实现不归零码数据信号DNRZ到归零码数据信号DRZ的转换。
脉宽控制电路3包括一个D触发器和一延迟电路，D触发器的D端接高电平，时钟端接归零码转换电路输出的归零码数据信号DRZ，在归零码数据信号DRZ出现高电平即上升沿时，D触发器Q端输出由低电平变为高电平，经过延迟电路后作为D触发器复位信号，使触发器输出复位，由高电平变为低电平，D触发器Q端的输出为脉宽控制电路3的输出即脉宽调整后的归零码数据信号DOUT，改变延迟电路的延迟时间即可调整归零码数据信号的脉冲宽度。
在本实施例中，数字产生装置4、控制总线5和D/A电路6为脉宽可调的NRZ/RZ码转换装置外部电路。数字产生装置4可以是数据产生模块电路也可以是数据发生器或码型发生器的成品仪器，为脉宽可调的NRZ/RZ码转换装置提供系统时钟与不归零码NRZ数据信号。控制总线5为脉宽可调的NRZ/RZ码转换装置中的脉宽控制电路3提供延迟控制数据或者为D/A电路6提供控制数据，实现归零码脉宽的控制。D/A电路6为模拟电平控制的延迟电路提供控制电平，从而实现归零码脉宽的精密控制。
图2是图1中虚线框部分即脉宽可调的NRZ/RZ码转换装置的电路图。
在本实施例中，如图2所示，触发同步电路1采用D触发器来实现，不归零码数据信号DIN接D触发器的D端，系统时钟CLK接D触发器的时钟端，D触发器的Q端为触发同步电路1的输出端。在不归零码数据信号DIN为高电平，且系统时钟CLK上升沿到来时，输出高电平，在不归零码数据信号DIN为低电平，且系统时钟CLK上升沿到来时，输出低电平，不归零码数据信号DIN同步到系统时钟CLK上，得到同步后的不归零码数据信号DNRZ。具体时序关系如图3所示。
利用不归零码数据信号DIN产生相关的系统时钟CLK通过D触发器U1对不归零码数据信号DIN进行重新同步，确保脉宽可调的NRZ/RZ码转换装置内时钟与不归零码数据信号DIN之间的延迟关系。利用D触发器U1触发时延TPD1较短的特点，设计中时延TPD1选取小于系统时钟周期T一半的D触发器，从而保证同步后的不归零码数据信号DNRZ的每一个上升沿总是出现在反相系统时钟/CLK上升沿之后，且时间间距小于半个系统时钟周期。
在本实施例中，如图2所示，归零码转换电路2包括一个非门U2以及一个与门U3；系统时钟CLK在非门U2进行反相的时间延迟为TCD，考虑到时间延迟TCD，D触发器U1触发时延TPD1TPD1<T/2+TCD且TPD1>TCD，这样可以保证不归零码数据信号DNRZ较反相后的系统时钟/CLK提前到来，不归零码数据信号DNRZ和反相后的系统时钟/CLK在与门U3进行与运算，实现不归零码数据信号DNRZ到归零码数据信号DRZ的转换，得到的归零码数据信号DRZ的脉冲宽度为系统时钟CLK负脉冲宽度。具体时序关系如图3所示。
在本实施例中，如图2所示，脉宽控制电路3利用D触发器完成归零码数据的采集和保持，利用D触发器输出进行可控延迟后反馈进行D触发器复位实现输出归零码数据信号脉冲宽度的调整。
脉宽控制电路3包括一个D触发器U4和一延迟电路，在本实施例中延迟电路为可编程延时线U5，D触发器的D端接高电平，时钟端CLK接归零码转换电路2输出的归零码数据信号DRZ，在归零码数据信号DRZ出现高电平即上升沿时，D触发器U4Q端输出由低电平变为高电平，经过可编程延时线U5后作为D触发器U4复位信号，使D触发器U4输出复位，由高电平变为低电平，D触发器U4Q端的输出为脉宽控制电路3的输出，改变可编程延时线U5的延迟时间即可调整归零码数据信号DRZ的脉冲宽度，其最小脉宽取决于所选取的D触发器U4复位延迟TRD和延迟线的最小延迟时间TDD，最小可达1ns以内。具体时序关系如图3所示。
需要说明的是，在本发明中延迟电路不仅可选取数控可编程延迟线，也可以选取模拟电平控制的高精度可控延迟线，或叠加开关选择等。一切相关的可控延迟电路来构成脉宽可调的NRZ/RZ码转换装置，均属于本发明。
这样，待转换的不归零码数据信号DIN与系统时钟CLK接入其触发同步电路1，同步后的不归零码数据信号DNRZ与反相系统时钟/CLK接入归零码转换电路2，得到归零码数据信号DRZ，后经过脉宽控制电路3调整脉冲宽度得到脉宽可调的归零码数据信号DOUT，该数据转换率可以超过1Gbps。
图3是图2所示脉宽可调的NRZ/RZ码转换装置的时序波形图。其中TAD为归零码转换电路2中与门U3的传输延迟，TPD2为脉宽控制电路3中D触发器U4的传输延迟。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (4)

1.一种脉宽可调的NRZ/RZ码转换装置，其特征在于，包括：
一触发同步电路，用于接收数据产生装置输出的系统时钟以及不归零码数据信号，将不归零码数据信号同步到系统时钟，输出与系统时钟同步的的不归零码数据信号；
一归零码转换电路，用于接收系统时钟与触发同步电路输出的不归零码数据信号，并将系统时钟反相后与触发同步电路输出的不归零码数据信号进行与运算，得到归零码数据信号；
其中，触发同步电路的时延TPD1<T/2+TCD且TPD1>TCD，TCD为归零码转换电路中对系统时钟进行反相的时间延迟，T为系统时钟周期；这样可以保证不归零码数据信号较反相后的系统时钟提前到来，实现不归零码数据信号到归零码数据信号的转换；
一脉宽控制电路，脉宽控制电路包括一个D触发器和一延迟电路，D触发器的D端接高电平，时钟端接归零码转换电路输出的归零码数据信号，在归零码数据信号出现高电平即上升沿时，D触发器Q端输出由低电平变为高电平，经过延迟电路后作为D触发器复位信号，使D触发器输出复位，由高电平变为低电平，D触发器Q端的输出为脉宽控制电路的输出，改变延迟电路的延迟时间即可调整归零码数据信号的脉冲宽度；
其中，高电平代表数据“1”，低电平代表数据“0”。
2.根据权利要求1所述的NRZ/RZ码转换装置，其特征在于，所述的触发同步电路采用D触发器来实现，不归零码数据信号接D触发器的D端，系统时接D触发器的时钟端，D触发器的Q端为触发同步电路的输出端；
在不归零码数据信号为高电平，且系统时钟上升沿到来时，输出高电平，在不归零码数据信号为低电平，且系统时钟上升沿到来时，输出低电平，不归零码数据信号同步到系统时钟上，得到同步后的不归零码数据信号。
3.根据权利要求1所述的NRZ/RZ码转换装置，其特征在于，所述的归零码转换电路包括一个非门以及一个与门，分别实现反相和与运算功能。
4.根据权利要求1所述的NRZ/RZ码转换装置，其特征在于，所述的延迟电路为可编程延时线。
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