CN1396736A - 非归零码－传号反转码的编解码装置 - Google Patents

Abstract

本发明涉及用于数字传输系统中的线路编解码技术，具体涉及非归零码－传号反转码的编、解码装置，其中，用于将非归零码编码为传号反转码的编码部分包括：模式控制单元、码型转换单元、并串转换单元；用于将CMI码解码为NRZ码的解码部分包括：输入端接收CMI数据的时钟处理单元、串并转换单元、码型转换单元、误码监测单元、误码统计单元以及同步调整单元。这种编解码装置结构简单可靠、成本低、可实现不同厂家的OSC互连互通，不占用OSC通道的有限带宽。与现同步字时隙填充法比较，无须依赖数据格式、工作可靠、使带宽利用率更高。与专有芯片实现的编解码相比，该方法具有简单可靠、成本低廉、能实现多种速率下的编解码的优点，同时节省空间。

Description

非归零码-传号反转码的编解码装置

所属技术领域

本发明涉及用于数字传输系统中的线路编解码技术，具体涉及非归零码(非归零码的缩写为NRZ，即NO RETURN ZERO的简称)-传号反转码的编、解码装置。

背景技术

在数字通信系统中，为了消除信号中的长连“0”和长连“1”以便于在接收端对时钟信号进行有效的提取，往往在发送前对信号进行一定的编码转换，常用到的线路码型有很多种，例如CMI码(CODEMARKED INVERSION的缩写，表示传号反转码)、mBnB码、HDBn码、AMI码等等。其中CMI(Coded Mark Inversion)码为传号反转码，是一种常用的线路码型。所谓的编码转换就是在发送端需将NRZ(非归零码)码数据进行线路编码，编码为CMI码，然后在接收端进行相反的解码处理，解码成NRZ码。特别在光通信系统中，这种变换经常用到。

根据“CAINONET光监控信道技术规范”和邮电部有关“密集波分复用光传输系统”中对光监控通道(以下简称OSC，OpticalSupervisory Channel的缩写)的要求，明确规定线路上传输的数据码型为CMI码。这样在进行电/光变换数据发射前，就需要将传送的电信号(NRZ码)转换为CMI码型，然后进行调制发送，同样在接收端进行光/电变换后要把码型为CMI的电信号反变换为NRZ码，以利于OSC板对信号进行处理。

目前在密集波分复用系统中，规定要求OSC在板上处理的信号为G.703规定的PCM基群2Mbit/sNRZ信号，由32个时隙组成。而在光路上传送的信号为4Mbit/s的CMI信号。对于NRZ到CMI信号的变换技术可以有很多种，例如有同步时隙填充法，即利用2Mbit/s信号的空闲时隙填写编解码所用的同步开销字，以利于在接收端进行解码。也可以通过一些专有芯片进行转换设计。同步字时隙填充法利用2Mbit/s信号中的空闲时隙传送用于接收端进行同步分组解码的同步字，为了可靠检测同步字，进行正确解码，必须采用多个时隙，这就使得OSC通道用来传送ECC数据、公务数据等其它系统开销的可用带宽减小，随着ECC数据及其它开销数据的增加，这种方法的局限性日益明显，同时这种方法依赖于所传输的数据具有一定的帧格式，以用于在固定位置插入同步字，其最大缺点就是无法与其它厂家的OSC进行互连互通，无法足现代光网络发展的需求。而用专有芯片实现上述转换还比较少，而且该方法成本较高，同时转换速率也受到限制，不能灵活满足多种速率下的编解码转换，在日益紧张的电路板布线空间上也受到限制。

发明内容

本发明要解决的技术问题是，克服上述现有技术中采用同步字时隙填充法的局限性和专有芯片实现的成本高等缺点，从而满足不同厂家OSC互连要求。

上述技术问题是这样解决的，构造一种非归零码(NRZ)-传号反转码(CMI)的编、解码装置，其特征在于，用于将非归零码编码为传号反转码的编码部分包括：模式控制单元，用于根据输入的NRZ码的内容提供两种编码模式；码型转换单元，用于基于所述模式控制单元提供的模式输出及编码时钟将输入的串行NRZ码按真值表转换为2位一组的并行CMI码；并串转换单元，用于将所述码型转换单元输出的并行CMI数据转换成CMI串行数据，用于将CMI码解码为NRZ码的解码部分包括：输入端接收CMI数据的时钟处理单元；串并转换单元，用于将从所述时钟处理单元输入的串行数据转换为2位一组的CMI码的并行数据；码型转换单元，用于接收所述串并转换单元提供的数据根据编码规则将CMI码转换为NRZ码；用于根据所述码型转换单元提供的状态数据监测是否存在误码的误码监测单元；根据所述误码监测单元提供的误码脉冲进行误码统计的误码统计单元；以及根据所述误码统计单元提供的误码次数超过一预定数值时，提供同步调整信号给所述串并转换单元的同步调整单元。

在按照本发明提供的装置中，在所述编码部分中，所述模式控制单元包括一个用1个位表示的状态机，用于根据所述码型转换单元的当前输入NRZ码为“1”而在模式1和模式2之间轮换。

在按照本发明提供的装置中，在所述编码部分中，所述NRZ-CMI转换真值表是这样的，在所述模式控制单元输出状态为模式1时，输入的NRZ码为0和1，分别转换为01和00；在所述模式控制单元输出状态为模式2时，输入的NRZ码为0和1，分别转换为CMI的01和11。

在按照本发明提供的装置中，在所述编码部分中，所述并串转换单元利用时钟的高低电平对由所述码型转换单元提供的2位CMI码并行数据进行采样，然后串行输出。

在按照本发明提供的装置中，在所述解码部分中，所述时钟处理单元包括再生整形电路，用于对输入数据进行整形再生；以及其输入端与所述再生整形电路连接用于对时钟信号进行提取的锁相环电路，所述时钟处理单元输出所述再生整形电路再生整形得到的数据和由所述锁相环电路恢复的时钟信号。

在按照本发明提供的装置中，在所述解码部分中，所述串并转换单元包括移位寄存器，用于对接收到的CMI数据进行2BIT分组，形成2BIT一组的并行数据，输出至所述码型变换单元。

在按照本发明提供的装置中，在所述解码部分中，所述码型变换单元对模式1的CMI数据01、00、模式2的CMI数据01、11以及可能出现的非法禁字10，分别提供0、1、0、1、1的NRZ码数据输出以及000、001、000、010以及100的用于误码鉴别的状态字输出，当前状态字与前一状态字同为010或010时，输出状态字为100。

在按照本发明提供的装置中，在所述解码部分中，所述误码监测单元根据所述码型转换单元提供的状态字，识别中状态字为100时，产生一个误码脉冲给所述误码统计单元，所述误码统计单元对误码脉冲进行计数，当达到预定值时，产生输出调整脉冲。

在按照本发明提供的装置中，在所述解码部分中，所述同步调整单元根据来自所述误码统计单元的调整脉冲，对所述串并转换单元中的移位寄存器的时钟信号调整一个比特的时间窗口。

在按照本发明提供的装置中，所述编码部分中的所述模式控制单元、所述码型转换单元以及所述并串转换单元采用EPLD实现，所述解码部分中的所述时钟处理单元、所述串并转换单元、所述码型转换单元、所述误码的误码监测单元、所述误码统计单元以及所述同步调整单元采用EPLD实现。

实施本发明提供的编解码装置，与现有技术相比，具有结构简单可靠，成本低，同时可实现不同厂家的OSC互连互通，不占用OSC通道的有限带宽等优点。与现有技术采用的同步字时隙填充法比较，本发明不依赖数据格式、工作可靠、使带宽利用率更高等优点。与现有技术的专有芯片实现的编解码方法相比，该方法具有简单可靠、成本低廉、能实现多种速率下的编解码的优点，同时为空间有限的PCB板节省了空间。本发明的装置可利用目前数字电路设计中常用到的可编程器件EPLD实现NRZ到CMI的变换与反变换，不仅可以用于目前OSC板上的CMI码型转换，同时也适用于更高速率的码型转换与反变换。

附图的说明

图1是本发明装置中编码部分的原理框图；

图2是本发明装置中解码部分的原理框图；

图3是图2所示解码部分原理框图中时钟处理模块201和串并模块202的组成细节图；

图4是在说明误码检测原理的实施例中的具体误码判别单元的逻辑框图。

本发明的详细说明

基于本发明提供的非归零码-传号反转码的编解码装置，可通过EPLD实现NRZ-CMI的编解码功能，结合附图说明本发明NRZ-CMI编解码的实现过程和原理。

如图1所示，为实施本发明NRZ-CMI编码装置，包括码型转换模块101、模式转换模块102和并串转换模块三个部分。其中，并串转换模块103所需的时钟由外部晶振源提供。输入至码型转换模块101的NRZ数据被编码转换为CMI并行数据直接送至并串转换模块103中准备进行并串转换，同时还有一个输出端为模式的状态位送至102模块，由102模块产生模式交替控制位再送回至101模块，控制进行模式交替编码。码型转换模块101用于将输入的NRZ码转换为CMI码，该码型转换模块101可按照CMI编码的规律进行编码转换，所遵循的转换规则如表1所示：

表1 CMI编码规则

二进制	CMI码
			模式1	模式2
	0	01			01
1			00	11

按照以上编码规则可实现对数据BIT的编码转换，即可将NRZ码的数据转换为CMI码数据。其中“10”的CMI码是无效的CMI码。在EPLD中可以用真值表的方式实现表1所示的编码规则。此处，将NRZ数据输入到码型转换模块101的输入端，按照真值表给出的编码规则进行编码，编码后的输出为2BIT一组的并行输出数据输出，该输出被接至并串转换模块103进行并串转换。在码型转换模块101中还有一个输出端和一个输入端分别与模式控制模块102的输入和输出端连接，模式控制模块102包含一个状态位的状态机控制。模式控制模块102用于提供CMI码的模式转换。为了减少长连“0”和长连“1”的出现，编码时按照模式交替编码原则，即对于被编码NRZ码的“1”交替用“00”和“11”进行编码。这样可以减少数据流中的长连“1”和长连“0”。编码后数据信号中出现连“1”的最大数为3。利用包含在模式控制模块中的一个1bit的状态机可以实现编码时的模式交替转换，由码型转换模块101在编码时将模式位输出至模式控制模块102中，由模式控制模块102的输出控制下一次对“1”编码时选择不同的模式。相应逻辑可以在EPLD中用文本语言实现。并串转换模块103的输入端接收来自码型转换模块101的CMI码的并行输出数据。经过码型转换模块101转换后的CMI码数据速率提高为NRZ码数据速率的2倍，而且是并行数据，在最终输出之前还需在并串转换模块103进行并串转换，将CMI码串行输出。并串转换模块103可利用时钟的高低电平对CMI码并行数据进行采样，然后串行输出。同样该模块的逻辑电路可以利用EPLD的文本语言实现。

下面说明CMI-NRZ码的解码(解码)部分。我们知道，解码部分比较复杂，关键是存在一个解码时字的同步问题，由于在编码时将NRZ的每位BIT用两位BIT进行编码，这样在接收端解码时应首先将串行数据进行串并转换，转换为每2BIT一组的CMI码，然后才可以按照编码规则进行反变换实现解码，但是由于在对串行数据进行2BIT的组划分时是随机的，会出现组划分错位的可能，这样就会造成大量的无效码“10”的出现，造成大量误码。

如图2所述，按照本发明的解码部分包括：时钟处理模块201、串并转换模块202、码型转换模块203、误码检测模块204、误码统计模块205、同步调整模块206。其中，时钟处理电路模块201的输入端可接收端接收到的CMI数据。时钟处理模块201首先对数据进行再生和时钟提取，输出的数据送至串并转换模块202准备进行解码前的串并分组，同时提取得到的时钟应该同时送至串并转换模块202、码型转换模块203、误码监测模块204、误码统计模块205以及同步调整模块206，用于处理数据。再生后的数据送入串并转换模块202，在串并转换模块202中利用移位寄存器进行移位产生并行数据，将输出的并行数据送至码型转换模块203进行解码转换。输出串行的NRZ数据和用于进行误码鉴别的状态位，NRZ数据直接送出，而得到的状态位送入误码监测模块204中，监测到误码时产生误码脉冲，然后对误码脉冲进行计数，将计数后的误码脉冲输出至同步调整模块206，同步调整模块206根据误码计数得到的数值产生同步调整脉冲，该同步调整脉冲输出送入至串并转换模块202，控制在进行串并转换时的同步分组。

时钟处理模块201的进一步组成情况如图3所示，图3示出了图2解码部分中的时钟处理模块201和串并转换模块202的组织结构。时钟处理模块201由再生整形电路301和锁相环电路302组成，该模块的输入来自于接收到的CMI数据，输出为再生得到的数据和提取的时钟，串并转换模块202主要由移位寄存器组成，输入来自时钟处理模块201再生后的数据，输出为2BIT一组的并行数据。由再生整形电路301对CMI数据进行整形再生后输入至锁相环电路302，由锁相环302对时钟信号进行提取，然后输出再生后的数据和恢复得到的时钟。将恢复得到的时钟2分频后输入至串并转换模块202及其它模块，在后续处理数据时用。同时再生后的数据也同时输入至串并转换模块202。串并转换模块202用于对送到码型转换模块203的数据先进行串并转换，即对接收到的CMI数据进行2BIT分组，可以用移位寄存器实现2BIT组的划分。该模块的输出为2BIT一组的并行数据，输出至码型转换模块203中进行码型变换。同时，串并转换模块202还有一个输入端来自同步调整模块206，控制在出现分组划分错误时对分组同步信号的划分窗口移动1位。码型转换模块203用于将并行的CMI数据，根据可能出现的情况进行码形反变换，即转换为NRZ码。其变换规则如表2所示：

                 表2 CMI-NRZ转换规则

CMI		NRZ	状态寄存位qq[3..1]
				模式1	01	0	000
00	1	001
			模式2		01	0	000
11	1	010

禁字

10

0

100

将串并转换模块202输出的并行数据按照表2进行码型变换，有2个输出，其中一个就是解码后的NRZ码数据输出，另一个输出为3BIT宽的状态输出，用于误码鉴别。NRZ数据直接输出，而状态输出数据需要接到误码监测模块204中进行误码鉴别。注意此时将无效码“10”也进行了解码，是考虑到线路误码的情况，便于在误码统计中对误码进行统计。该部分可以在EPLD中用真值表实现逻辑功能。误码检测模块203以码型转换模块203提供的状态输出数据qq[3..1]作为误码检测的输入数据，进行误码鉴别的原则有两个：1)在码型变换时，利用编码时的禁字“10”作为误码判别的一个原则，即在进行解码变换时，如果分组数据出现“10”状态，则qq3位置为“1”，如表2中的qq3，认为有误码产生；2)根据在编码时模式交替的原则，即“00”或“11”的编码不可能连续出现，这样利用状态寄存器的qq1代表模式1有效，qq2代表模式2有效，有效时该位置“1”。然后将qq1和qq2分别在时钟的控制下进行移位，将移位前后的数据进行与操作，如果结果为“1”，则说明出现了连续两次用同一模式进行编码的现象，即说明有误码产生，产生误码脉冲。误码计数模块206的输入由误码监测模块204模块的输出提供，通过对误码监测模块204中对利用上述两种误码鉴别原则由误码监测模块204判断得到的误码脉冲进行计数统计，判断是否发生分组失步。当误码达到一定数值时则认为在串并转换时的分组出现错误，需要进行调整，产生输出调整脉冲给同步调整模块206。在误码计数模块204中，一旦误码超过一定范围，就认为是在串并转换时的随机分组出现了误划分，随即控制同步调整模块206的逻辑产生调整脉冲，反馈到串并转换模块202中的同步分组逻辑中对组的同步进行移位。因为在编码时是将1BIT用2BIT来编码，所以如果一旦出现组的误同步，只要将划分窗口移动一位就可以实现正确的字同步，恢复迅速。

图4是本发明实施例中的具体误码判别逻辑图。图中对在203模块中得到的状态位进行误码鉴别，按照前面所述的两个原则进行进行误码鉴别，产生误码脉冲。

实例：

硬件部分采用可编程器件EPLD，外加JTAG或PS口以供进行程序下载，实现电路简单。软件部分采用ALTERA公司的EPLD设计开发软件MAXPLUS2 9.01，利用原理图和文本格式进行逻辑功能的实现。在一个实验性的系统中，采用本发明实现了OSC板上的NRZ-CMI之间的编码与解码，在NRZ信号和CMI信号的速率分别为2Mbit/s和4Mbit/s条件下，证明该访案稳定可靠，满足OSC板对误码率10^-11的要求。

例子：以2Mbit/s的NRZ数据为例，输入的NRZ数据序列为：

“0000 0001 0010 0011 0100 0101 0110 0111 1000”

在编码时首先由并串转换模块101处理，并串转换模块101编码后的数据输出为：

“01010101 01010100 01011101 01010011 01000101 0111010001110001 01110011 00010101”

同时并串转换模块101的模式状态位输出为：

“0000 0000 0010 0001 0000 0100 0100 0101 0000”

该模式状态位由模式控制模块102进行状态机处理记忆，然后将同样的序列送回码型转换模块101中。

码型转换模块101的输出为并行数据，在经过并串转换模块103后则变为4Mbit/s的串行CMI数据。

解码时送入时钟处理模块201的CMI数据序列为““0101010101010100 01011101 01010011 01000101 01110100 01110001 0111001100010101”

时钟处理模块201输出的时钟为4MHz和2MHz，输出的数据与输入相同，但已经过整形。在串并转换模块202中对输入的CMI序列进行分组，即变为两位一组，这里分两种情况：

A)假如输出为“01 01 01 01 01 01 01 00-----------01 01，再将该输

出送入码型转换模块203，得到：“0000 0001-----1000”，此时

分组正确，所以码型转换模块203输出的状态位为：“000 000

000 000 000 000 000 001----001 000 000 000”，此时通过误码监

测模块204得到的误码为0，因此在同步调整模块206中也不

产生同步调整脉冲，保证在串并转换模块202中仍然按照正确

的分组进行串并转换。

如果输出的数据为“10 10 10 10 10 10 10 00----00 10 10 10”也即其中分组出现了错误，丢掉了第一个比特，所以划分出现错误，这样在码型转换模块203中的状态位中则输出“100 100 100-----000 100100 100”这样由于状态位的最高位在大多情况下为“1”，因此在误码监测模块204中的误码鉴别中则会产生误码脉冲，在误码计数中会有大量误码，因此产生同步调整脉冲，输出一个高电平，这个高电平控制串并转换模块202中的移位寄存器，对分组进行移位，保证分组正确。移位后的序列由于分组正确，因此后面的处理结果同A。

本发明所述的NRZ--CMI的编解码装置，从根本上消除了时隙同步字法所带来的无法互连互通的缺陷，同时提供了一个用软硬件结合实现码型转换的方法，具有成本低，工作稳定可靠、适合与多种速率编解码等特点。

以上是对用EPLD实现NRZ-CMI码型变换与反变换基本原理及其实例的简单介绍，其中具体到每一部分都可以用不同的方法实现，例如可以用文本文件实现，也可以用原理图形式实现逻辑。

Claims (10)

1、一种非归零码-传号反转码的编解码装置，其特征在于，用于将非归零码编码为传号反转码的编码部分包括：模式控制单元，用于根据输入的NRZ码的内容提供两种编码模式；码型转换单元，用于基于所述模式控制单元提供的模式输出及编码时钟将输入的串行NRZ码按真值表转换为2位一组的并行CMI码；并串转换单元，用于将所述码型转换单元输出的并行CMI数据转换成CMI串行数据，用于将CMI码解码为NRZ码的解码部分包括：输入端接收CMI数据的时钟处理单元；串并转换单元，用于将从所述时钟处理单元输入的串行数据转换为2位一组的CMI码的并行数据；码型转换单元，用于接收所述串并转换单元提供的数据根据编码规则将CMI码转换为NRZ码；用于根据所述码型转换单元提供的状态数据监测是否存在误码的误码监测单元；根据所述误码监测单元提供的误码脉冲进行误码统计的误码统计单元；以及根据所述误码统计单元提供的误码次数超过一预定数值时，提供同步调整信号给所述串并转换单元的同步调整单元。

2、根据权利要求1所述装置，其特征在于，在所述编码部分中，所述模式控制单元包括一个用1个位表示的状态机，用于根据所述码型转换单元的当前输入NRZ码为“1”而在模式1和模式2之间轮换。

3、根据权利要求2所述装置，其特征在于，在所述编码部分中，所述NRZ-CMI转换真值表是这样的，在所述模式控制单元输出状态为模式1时，输入的NRZ码为0和1，分别转换为01和00；在所述模式控制单元输出状态为模式2时，输入的NRZ码为0和1，分别转换为CMI的01和11。

4、根据权利要求1所述装置，其特征在于，在所述编码部分中，所述并串转换单元利用时钟的高低电平对由所述码型转换单元提供的2位CMI码并行数据进行采样，然后串行输出。

5、根据权利要求1所述装置，其特征在于，在所述解码部分中，所述时钟处理单元包括再生整形电路，用于对输入数据进行整形再生；以及其输入端与所述再生整形电路连接用于对时钟信号进行提取的锁相环电路，所述时钟处理单元输出所述再生整形电路再生整形得到的数据和由所述锁相环电路恢复的时钟信号。

6、根据权利要求1所述装置，其特征在于，在所述解码部分中，所述串并转换单元包括移位寄存器，用于对接收到的CMI数据进行2BIT分组，形成2BIT一组的并行数据，输出至所述码型变换单元。

7、根据权利要求1所述装置，其特征在于，在所述解码部分中，所述码型变换单元对模式1的CMI数据01、00、模式2的CMI数据01、11以及可能出现的非法禁字10，分别提供0、1、0、1、1的NRZ码数据输出以及000、001、000、010以及100的用于误码鉴别的状态字输出，当前状态字与前一状态字同为010或010时，输出状态字为100。

8、根据权利要求1所述装置，其特征在于，在所述解码部分中，所述误码监测单元根据所述码型转换单元提供的状态字，识别中状态字为100时，产生一个误码脉冲给所述误码统计单元，所述误码统计单元对误码脉冲进行计数，当达到预定值时，产生输出调整脉冲。

9、根据权利要求1所述装置，其特征在于，在所述解码部分中，所述同步调整单元根据来自所述误码统计单元的调整脉冲，对所述串并转换单元中的移位寄存器的时钟信号调整一个比特的时间窗口。

10、根据权利要求1-9中任何一项所述装置，其特征在于，所述编码部分中的所述模式控制单元、所述码型转换单元以及所述并串转换单元采用EPLD实现，所述解码部分中的所述时钟处理单元、所述串并转换单元、所述码型转换单元、所述误码的误码监测单元、所述误码统计单元以及所述同步调整单元采用EPLD实现。

Images