CN205212819U - 一种基于cpld的hdb3编译码器电路 - Google Patents
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Abstract
本实用新型公开一种基于CPLD的HDB3编译码器电路，包括CPLD处理器和单片机；单片机通过SPI串行通信接口与CPLD处理器实现电连接；CPLD处理器包括HDB3编码器模块和HDB3译码器模块。本实用新型具有电路结构简单，系统稳定性高，并且便于用户根据具体设计需要进行修改调试的优点。此外本实用新型还具有能实现对HDB3的编译码电路数据误码率及传输速率自动分析的优点。
Description
技术领域
本实用新型涉及一种HDB3编译码器，具体是一种基于CPLD同时实现HDB3编码器和HDB3译码器，并集成在同一块芯片中的HDB3编译码器。
背景技术
三阶高密度双极性码(简称：HDB3码)是一种适用于基带传输的编码方式，它是为了克服AMI码的缺点而出现的，具有能量分散，抗破坏性强等特点。
由于HDB3码已成为数字基带信号传输中的信道编码的常用码型，在PCM的基群、二次群和三次群的数字传输接口中均采用HDB3码，因此设计一款性价比高的HDB3编译码器是非常有价值的。而现有技术广泛使用的CD22103芯片虽然具有HDB3的编译码功能，但需要配置同步提取和电压极性转换电路，不便于系统集成、升级及维护；并且现有技术中采用的上述技术方式也不能实现对HDB3的编译码电路数据误码率及传输速率的自动分析。
实用新型内容
针对现有技术存在的上述不足，本实用新型的目的是：怎样提供一种有利于系统集成、升级及维护的HDB3编译码器电路。
为了实现上述目的，本实用新型采用了以下的技术方案。
一种基于CPLD的HDB3编译码器电路，其特征在于：包括CPLD处理器和单片机；
CPLD处理器，所述单片机通过SPI串行通信接口与CPLD处理器实现电连接；
所述CPLD处理器包括HDB3编码器模块和HDB3译码器模块；
所述HDB3编码器模块的输出口与四选一数控模拟开关的数控端相连接，数控模拟开关的第一输入输出口接地，数控模拟开关的第二输入输出口接+5V电源，数控模拟开关的第二输入输出口接-5V电源。
进一步的，所述HDB3译码器模块主要包括V脉冲检出单元和BV脉冲扣除单元，V脉冲检出单元的输入是HDB3译码器模块的输入口，V脉冲检出单元的输出与BV脉冲扣除单元的输入连接，BV脉冲扣除单元的输出是HDB3译码器模块的输出口。
进一步的，所述HDB3编码器模块主要由V码产生单元，B码产生单元和单双极性转换单元组成，所述V码产生单元的输入为HDB3编码器模块的输出输入口，V码产生单元的输出与B码产生单元的输入连接，B码产生单元的输出与单双极性转换单元的输入连接，单双极性转换单元的输出为HDB3编码器模块的输出口。
更进一步的，所述四选一数控模拟开关为CD405芯片。
相比现有技术，本实用新型具有如下优点：
本实用新型中，将HDB3的编码模块以及HDB3的译码模块集成在同一块芯片上，简化了系统的硬件结构，减少了器件种类和数量，提高了系统的稳定性，同时由于CPLD具有在线可编程功能和引脚可自定义功能，有利于用户修改调试，综上所述，相比现有技术中采用CD22103芯片等器件实现HDB3的编译码功能，本实用新型具有电路结构简单，系统稳定性高，并且便于用户根据具体设计需要进行修改调试的优点。此外本实用新型还具有能实现对HDB3的编译码电路数据误码率及传输速率自动分析的优点。
附图说明
图1为本实用新型的电路结构图；
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细说明。
HDB3码的编码规则是：1、将消息代码变换成AMI码：AMI码(AlternateMarkInversion)全称是传号交替反转码。这是一种将消息代码0和1按如下规则进行编码：代码0仍变换为传输码0，而把代码中的1交替地变为传输码的+1，-1，+1，-…。2、检查AMI码中的连0情况，当无4个或4个以上的连0串时，则保持AMI的形式不变；若出现4个或4个以上连0串时，则将1后的第4个0变为与前一非0码(+1或-1)同极性的符号，用V表示(+1记为+V，-1记为-V)。3、检查相邻v码间的非O码的个数是否为偶数，若为偶数，则再将当前的v码的前一非O码后的第1个0变为+B或-B码，且B的极性与前一非O码的极性相反，并使后面的非0码从V码开始再交替变化。
HDB3码的译码是编码的逆过程，其译码相对于编码较简单。根据HDB3码的编码规则，第一个V符号不可能出现在前3个位置，即每一个破坏符号V总是与前一非0符号同极性，这就保证了后面的代码位置减3有意义而且不会溢出。因此，从收到的HDB3码序列中，容易识别V符号，同时也肯定V符号及其前面的3个符号必是连0符号，于是可恢复成4个连0码，然后再将所有的-1变成+1后便得到原消息代码。
如图1所示，本实用新型将HDB3编译码器集成在同一块CPLD芯片中，并且用于实现实现对HDB3的编译码电路数据误码率及传输速率的自动分析的单片机通过SPI串行通信接口与CPLD处理器实现电连接。
CPLD处理器内部集成的的HDB3编译码器模块分别采用如下电路结构：
HDB3译码器模块主要包括V脉冲检出单元和BV脉冲扣除单元，V脉冲检出单元的输入是HDB3译码器模块的输入口，V脉冲检出单元的输出与BV脉冲扣除单元的输入连接，BV脉冲扣除单元的输出是HDB3译码器模块的输出口。
HDB3编码器模块主要由V码产生单元，B码产生单元和单双极性转换单元组成，V码产生单元的输入为HDB3编码器模块的输出输入口，V码产生单元的输出与B码产生单元的输入连接，B码产生单元的输出与单双极性转换单元的输入连接，单双极性转换单元的输出为HDB3编码器模块的输出口。
HDB3译码器模块和HDB3编码器模块的各功能单元的具体设计可以采用调用原理图单元实现，也可以采用现有技术中较为常见的状态机实现。无论采用调用原理图单元还是状态机技术都是CPLD设计技术的常见手段。
此外需要指出的是HDB3编码器模块通过CPLD管脚输出的编码结果01、11和00编码，还不是真正意义上的HDB3码.因为HDB3码对应的编码信号波形是具有正、负、零三种电平的脉冲序列，因此还需要用四选一数控模拟开关将01编码变换成正极性脉冲.11编码变换成负极性脉冲，00编码变换成零电平。
具体电路结构是：HDB3编码器模块的输出口(两位信号)与四选一数控模拟开关的数控端相连接，数控模拟开关的第一输入输出口接地，数控模拟开关的第二输入输出口接+5V电源，数控模拟开关的第二输入输出口接-5V电源。数控模拟开关的的公共端为真正意义上的HDB3码输出端。四选一数控模拟开关选用CD405芯片。CD405芯片根据不同的01、11和00编码选择将第一、二和三输入输出口与公共端接通，从而实现转换。
本实用新型工作原理如下：
CPLD芯片内部的HDB3编码器和HDB3译码器分别独立完成其编译码工作，HDB3编译码原理和过程与采用现有技术中其他技术手段实现HDB3编码器和HDB3译码器的编译码原理和过程相同，在此不再赘述，差别仅仅在于本实用新型中CPLD芯片内部的HDB3编码器和HDB3译码器可以同时并且独立的进行编译码工作。下面要阐述的是本实用新型如何实现对HDB3的编译码电路数据误码率及传输速率的自动分析的：单片机将测试数据通过SPI串行通信接口发送给HDB3编码模块进行编码输出，并且将HDB3编码模块编码输出通过SPI串行通信接口回传给单片机从而由单片机通过比较处理进行HDB3编码模块数据误码率及传输速率的自动分析。同样的方法可以完成HDB3译码模块的相应测试。
此外单片机通过SPI串行通信接口与CPLD处理器实现电通讯连接的原理是：单片机产生SPI工作时序实现单片机与CPLD芯片之间的SPI通信接口，这种通信方式至少具有根4线(只需要单向通信时3根线也可实现)，具体的分别是：1、从设备数据输入线SDI，也是主设备数据输出线；2、从设备数据输出线SDO，也是主设备数据输入线；3、时钟信号线SCLK，时钟信号由主设备产生；4、从设备使能信号线CS。
主设备和从设备之间进行同步串行数据传输，在主设备的移位脉冲下，数据按位传输，高位在前，地位在后，为全双工通信，简单高效。在本实用新型中单片机为主设备，CPLD为从设备，CPLD在接收到单片机的数据后可以首先暂存，然后用于CPLD内部数字逻辑单元的控制或者数据输入。
最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
Claims (4)
1.一种基于CPLD的HDB3编译码器电路，其特征在于：包括CPLD处理器和单片机；
CPLD处理器，所述单片机通过SPI串行通信接口与CPLD处理器实现电连接；
所述CPLD处理器包括HDB3编码器模块和HDB3译码器模块；
所述HDB3编码器模块的输出口与四选一数控模拟开关的数控端相连接，数控模拟开关的第一输入输出口接地，数控模拟开关的第二输入输出口接+5V电源，数控模拟开关的第二输入输出口接-5V电源。
2.根据权利要求1所述的一种基于CPLD的HDB3编译码器电路，其特征在于：所述HDB3译码器模块主要包括V脉冲检出单元和BV脉冲扣除单元，V脉冲检出单元的输入是HDB3译码器模块的输入口，V脉冲检出单元的输出与BV脉冲扣除单元的输入连接，BV脉冲扣除单元的输出是HDB3译码器模块的输出口。
3.根据权利要求1所述的一种基于CPLD的HDB3编译码器电路，其特征在于：所述HDB3编码器模块主要由V码产生单元，B码产生单元和单双极性转换单元组成，所述V码产生单元的输入为HDB3编码器模块的输出输入口，V码产生单元的输出与B码产生单元的输入连接，B码产生单元的输出与单双极性转换单元的输入连接，单双极性转换单元的输出为HDB3编码器模块的输出口。
4.根据权利要求1、2或者3所述的一种基于CPLD的HDB3编译码器电路，其特征在于，所述四选一数控模拟开关为CD405芯片。
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| CN110380736A (zh) * | 2019-06-13 | 2019-10-25 | 华南师范大学 | 一种新的hdb3码编码方法、装置、设备及存储介质 |
| CN112350967A (zh) * | 2019-08-06 | 2021-02-09 | 天津光电通信技术有限公司 | 一种hdb3编码、解码方法及装置 |
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