CN102884697A - 用于集成电路的过电压保护电路 - Google Patents
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Abstract
一种过电压保护电路（10）可以包括基准电压发生器（22）、触发电路（44）以及箝位器件（32）。基准电压发生器（22）用于在供电的EOS/ESD事件期间提供相对恒定的基准电压。触发电路（44）被耦合以接收该基准电压和电源电压。触发电路（44）用于将基准电压与电源电压相比较。响应于检测到电源电压在基准电压之上，触发电路（44）提供具有与过电压事件的电压电平成比例的电压的触发信号。箝位器件（32）被耦合在第一电源端子与第二电源端子之间。箝位器件（32）用于响应于触发信号而提供第一电源端子与第二电源端子之间的电流路径。
Description
技术领域
本公开通常涉及过电压保护电路，并且更具体地，涉及一种用于集成电路的过电压保护电路。
背景技术
诸如集成电路的电子部件能够经历电气过应力（EOS）和静电放电（ESD）事件两者。EOS和ESD事件两者（也被称为“过电压事件”）能够通过使电路暴露于过电压而损坏可能对这些事件敏感的电路。传统上，被设计成防御在集成电路被关断时发生的ESD事件的电路可能不防御在集成电路已经被加电时发生的EOS和ESD事件。
发明内容
因此，存在对于用于集成电路的改进的过电压保护电路的需要，即使当集成电路已经加电时，该改进的过电压保护电路也能够防止集成电路受到EOS和ESD事件的影响。此外，有必要确保集成电路在EOS/ESD事件期间保持操作，即，电源电压必须不崩溃到其重置集成电路的电平。
附图说明
本发明以示例的方式来说明并且不被附图所限制，在附图中相同的标记指示类似的元素。图中的元素是为了简单和清楚而图示的并且一定按照比例进行绘制。
图1是用于集成电路的示例性过电压保护电路的框图；
图2是示出用于与图1的过电压保护电路一起使用的示例性基准电压发生器的示意图；
图3是示出用于与图1的过电压保护电路一起使用的示例性触发电路的示意图；以及
图4是用于集成电路的另一示例性过电压保护电路的框图。
具体实施方式
在一个方面中，提供了一种包括基准电压发生器的过电压保护电路，所述基准电压发生器用于在过电压事件期间提供相对恒定的基准电压。过电压保护电路可以进一步包括耦合以接收基准电压和第一电源电压的触发电路，该触发电路用于将基准电压与第一电源电压相比较，并且响应于检测到第一电源电压在基准电压之上，触发电路提供具有与过电压事件的电压电平成比例的电压的触发信号。如在本文中所使用的那样，术语“成比例的”不限于具有两个数量之间的线性关系的情况，而且包括在第一数量上的增加引起在第二数量上的增加或者在第一数量上的减少引起在第二数量上的减少的情况。过电压保护电路可以进一步包括耦合在第一电源端子（或“总线”）与第二电源端子（或“总线”）之间的箝位器件，该箝位器件用于响应于触发信号而提供第一电源端子与第二电源端子之间的电流路径。
在另一方面中，提供了一种包括基准电压发生器的过电压保护电路，该基准电压发生器用于提供作为电源电压的滤波后的电压的基准电压。滤波器可以抑制基准电压中的快速改变（“瞬变”）并且因此可以提供在特定的时间段期间平均的电源电压的量度。过电压保护电路可以进一步包括被耦合以接收基准电压和第一电源电压的触发电路，该触发电路用于将基准电压与第一电源电压相比较，并且响应于检测到第一电源电压在基准电压之上，触发电路提供具有与过电压事件的电压电平成比例的电压的触发信号。过电压保护电路可以进一步包括箝位器件，所述箝位器件具有耦合到第一电源端子（或“总线”）的第一端子、耦合到第二电源端子（或“总线”）的第二端子、以及被耦合以接收触发信号的控制端子，该箝位器件用于响应于触发信号而提供第一电源端子与第二电源端子之间的电流路径。
在又一方面中，提供了包括多个输入/输出端子的过电压保护电路。过电压保护电路可以进一步包括多个触发电路，所述多个触发电路中的每一个都与预定数目的多个输入/输出端子相对应，其中，触发电路中的每一个都被耦合以接收基准电压和第一电源电压，触发电路用于将基准电压与第一电源电压相比较，并且响应于检测到第一电源电压在基准电压之上，触发电路中的每一个都提供具有与过电压事件的电压电平成比例的电压的触发信号。过电压保护电路可以进一步包括多个箝位器件，所述多个箝位器件中的每一个都具有耦合到第一电源端子（或“总线”）的第一端子、耦合到第二电源端子（或“总线”）的第二端子、以及被耦合以接收触发信号的控制端子，所述多个箝位器件用于响应于触发信号而提供第一电源端子与第二电源端子之间的电流路径。
图1是用于集成电路的示例性过电压保护电路10的框图。在一个实施例中，过电压保护电路10的各种元件都可以被包含在集成电路的输入/输出垫环中。通过示例的方式，过电压保护电路10可以在沿着输入/输出垫环的特定点处感测供电的和未供电的EOS/ESD事件。未供电的ESD事件可以包括诸如人体模型（HBM）事件、带电器件模型（CDM）事件、以及机器模型（MM）事件的事件。未供电的ESD事件在集成电路未加电时发生，即，没有电源被供应以在该事件期间操作处于正常、加电的模式中的集成电路。供电的EOS/ESD事件可以包括诸如系统级ESD事件、电快速瞬变（EFT）事件、环形波事件以及电源电涌事件的事件。供电的EOS/ESD事件在集成电路加电时发生，即，电源被供应以在该事件期间操作处于正常的、加电的模式中的集成电路。响应于检测到EOS/ESD事件，过电压保护电路10能够接通诸如分布在输入/输出垫环内的箝位晶体管的箝位器件，并且由此分流VDD与VSS电源总线之间的电流。这防止集成电路上的敏感电路受到损害。通过示例的方式，通过将诸如VDD总线上的电压的电压与基准电压相比较来检测EOS/ESD事件。如果在VDD总线上的电压超过基准电压，则与所检测到的过电压相称地接通箝位电路。
继续参考图1，过电压保护电路10可以包括升压（BOOST）总线12、VDD总线14、触发（TRIGGER）总线16、VREF总线18以及VSS总线20。如在本文中所使用的，术语“总线”包括使用仅一个导体或一个以上的导体来用于承载信号或电源电压。过电压保护电路10可以进一步包括基准电压发生器22。过电压保护电路10可以进一步包括输入/输出垫24和34。过电压保护电路10可以进一步包括箝位晶体管32和42。过电压保护电路10可以进一步包括触发电路44。基准电压发生器22可以被耦合到VDD总线14和VSS总线20。基准电压发生器22可以进一步被耦合到触发总线16和VREF总线18。输入/输出垫24可以经由二极管26耦合到升压总线12。输入/输出垫24可以进一步经由二极管28耦合到VDD总线14。输入/输出垫24可以进一步经由二极管30耦合到VSS总线20。输入/输出垫34可以经由二极管36耦合到升压总线12。输入/输出垫34可以进一步经由二极管38耦合到VDD总线14。输入/输出垫34可以进一步经由二极管40耦合到VSS总线20。尽管图1示出了仅两个输入/输出垫和它们的相应的耦接，但是过电压保护电路10可以包括更多输入/输出垫和它们相应的耦接。箝位晶体管32和42中的每一个的栅极端子可以被耦合到触发总线16。箝位晶体管32和42中的每一个的一个电流端子可以被耦合到VDD总线14，而箝位晶体管32和42中的每一个的另一电流端子可以被耦合到VSS总线20。箝位晶体管32和42可以充当箝位器件。触发电路44可以被耦合到升压总线12、VDD总线14、触发总线16、VREF总线18以及VSS总线20中的每一个。
在一个实施例中，基准电压发生器22生成被输入到触发电路44的基准电压。基准电压也是在VREF总线18上的电压，因为基准电压发生器22的输出端被耦合到VREF总线18。在一个实施例中，基准电压发生器22可以在集成电路被加电时和在供电的EOS/ESD事件期间生成相对恒定的基准电压。可以使用带隙基准电压发生器来生成这样的基准电压。在另一实施例中，基准电压发生器22可以通过滤波在VDD总线14上的电压（VDD总线电压）来生成基准电压。触发电路44将在升压总线12上的电压（升压总线电压）与基准电压相比较，并且生成与升压总线电压和基准电压之间的差成比例的触发信号。可替换地，触发电路44将VDD总线电压与基准电压相比较并且生成与VDD总线电压与基准电压之间的差成比例的触发信号。诸如EOS/ESD事件的过电压事件可以增加VDD总线14上的电压和升压总线12上的电压。触发信号可以具有与过电压事件的电压电平成比例的电压。换句话说，升压/VDD总线电压与基准电压之间的差越高，箝位晶体管接通越难。触发信号经由触发总线16提供给箝位晶体管32和42的栅极端子。作为响应，箝位晶体管32和42被接通并且因此在EOS/ESD事件期间分流VDD总线14和VSS总线20之间的电流。尽管图1示出了将触发信号提供给箝位晶体管32和42的单个触发电路44，但是过电压保护电路10可以包括额外的触发电路。通过示例的方式，每个箝位晶体管可以从其自己的触发电路接收触发信号，或者一组箝位晶体管可以从共用触发电路接收触发信号。在每个箝位晶体管从其自己的触发电路接收触发信号的实例中，可能不需要触发总线16。此外，在一个实施例中，基准电压发生器22可以被放置在集成电路的角落。尽管图1示出了以特定方式布置的具体类型的部件，但是其可以包括不同地布置的其它类型的部件。
图1的过电压保护电路10可以使用设计用于未供电的ESD保护的升压轨道箝位电路网络的元件，诸如在通过引用整体合并的美国专利No.6,724,603中描述的。在特定的ESD事件期间，诸如使具有正极性的ESD电流流入例如输入/输出垫24的输入/输出垫的ESD事件，升压总线12可以将比VDD总线14能够提供的更高的电压供应给触发电路44。这是因为跨二极管26的电压降可以显著地小于跨二极管28的电压降，二极管28承载ESD电流的最大部分（其为主ESD电流路径）。由于二极管26需要仅上拉（pull up）升压总线12，所以其可以承载显著地更少的电流，因为其不在主ESD电流路径中并且因此仅承载很少的电流。因此，与由VDD总线14对触发电路供电的情况相比，由升压总线12供电可以使触发电路能够在触发总线16上提供更高电压电平。触发总线上的更高电压可以为箝位晶体管32和42提供更高栅极端子电压，其进而可以减少它们的导通电阻并且由此改善保护电路10的ESD性能。尽管图1示出了使用升压轨道箝位网络的优选实施例，但是其它实施例可以使用其它轨道箝位网络配置，例如省略升压总线12和二极管26和36并且由VDD总线14来对触发器电路44供电而不是由升压总线12来供电的非升压配置。
图2是示出用于与图1的过电压保护电路10一起使用的示例性基准电压发生器22的示意图。在一个实施例中，标记为“VDD”、“VSS”、“触发”以及“VREF”的图2的电路节点可以分别耦合到VDD总线14、VSS总线20、触发总线16以及VREF总线18。基准电压发生器22可以包括加电复位电路50、定时器电路52、滤波器电路54、以及边缘检测器电路56。定时器电路52可以包括电阻器70和电容器74。滤波器电路54可以包括电阻器78和电容器80。作为示例，电容器74和/或电容器80可以被实现为利用其栅极端子与电流电极之间的电容的n型晶体管。基准电压发生器22可以进一步包括或非门58、反相器60、以及反相器62。基准电压发生器22可以进一步包括反相器64和与非门66。反相器64和或非门58可以具有更接近于VSS节点电压的切换点。基准电压发生器22可以包括n型晶体管68、84以及88。基准电压发生器22可以进一步包括p型晶体管82和86。标记为RC冻结（RC FREEZE）信号的反相器76的输出端被耦合到p型晶体管82的栅极端子。p型晶体管82的一个电流端子被耦合到VDD节点而p型晶体管82的另一电流端子被耦合到n型晶体管84的电流端子中的一个。n型晶体管84的栅极端子被耦合到VDD节点。n型晶体管84的另一电流端子被耦合到作为滤波器电路54的一部分的电阻器78的端子。与非门66的输出端被耦合到p型晶体管86的栅极端子。p型晶体管86的一个电流端子被耦合到VDD节点，而p型晶体管86的另一电流端子被耦合到n型晶体管88的电流端子中的一个。n型晶体管88的栅极端子被耦合到VDD节点。n型晶体管88的另一电流端子被耦合到VREF节点。
在一个实施例中，定时器电路52可以被用来在特定的时间段内失活滤波器电路54。作为示例，当触发信号被施加在或非门58的输入端处时，输出由反相器62来接收，而反相器62的输出由边缘检测器电路56来接收。边缘检测器电路56进而生成标记为“RC冻结开始”（RCFREEZE START）的脉冲。通过示例的方式，生成作为脉冲/尖峰信号的“RC冻结开始”信号的目的是创建用于与电阻器-电容器（RC）定时器（例如，使用电阻器70和电容器74形成的RC定时器）相关联的电容器的放电路径。电容器74花费来经由电阻器70重新充电的时间提供定时器功能。在一个实施例中，边缘检测器电路56包括反相器90和94、施密特触发器92和98以及与非门96。在这个示例中，边缘检测器电路56当在其输入端上检测到上升沿时利用三个反相器延迟级来在其输出端生成短电压脉冲。可替换地，边缘检测器电路56可以具有额外的反向器延迟级，只要反相器延迟级的总数量为奇数。反相器90可以具有更接近于VSS节点电压的切换点，而反相器94可以具有更接近于VDD节点电压的切换点。
还参考图2，“RC冻结开始”脉冲接通晶体管68。这启动由定时器电路52形成的定时器。通过示例的方式，定时器电路52的电容器74经由晶体管68通过到VSS节点的路径来放电。这导致了在反相器76的输出端处标记为“RC冻结”的信号变高。高“RC冻结”信号关断p型晶体管82，该p型晶体管82然后去活滤波器电路54并且确保VREF节点电压在EOS/ESD事件期间保持冻结（即，维持VREF节点电压电平）。一旦“RC冻结开始”脉冲转换到低电压，晶体管68就被关断从而停止电容器74的放电。电容器74然后开始经由到VDD节点的路径，例如通过电阻器70充电。一旦电容器74被充电再次高达大于反相器76的切换点的电平，反相器76就输出低信号。这进而使“RC冻结”信号变低。低的“RC冻结”脉冲接通p型晶体管82。这进而重新激活滤波器电路54并且“不冻结”VREF节点电压。反相器76可以具有更接近于VDD节点电压的切换点。切换点的偏差帮助增加定时器电路52的接通时间。作为示例，定时器电路52的RC时间常数可以为4微秒或更长。滤波器电路54在其输出端提供VREF节点电压。作为示例，滤波器电路54的RC时间常数可以为10微秒或更长。n型晶体管84和88防止电容器80在VDD节点电压被拉到VREF节点电压以下的特定EOS/ESD事件期间丢失电荷，并且由此晶体管84和88防止VREF节点电压下降。在没有n型晶体管84或88的情况下，电容器80可以分别通过p型晶体管82和86的寄生漏极体二极管而失去电荷，从而使VREF节点电压下降。在本发明的优选实施例中，n型晶体管84和88可以具有阈值电压，该阈值电压大约为零或者在零以下以确保在电容器80经由p型晶体管82和电阻器78或者经由p型晶体管86充满电时跨这些晶体管存在很少的额外电压降。
仍参考图2，加电复位电路50具有POR输出信号，其在加电期间和在未供电ESD事件期间为高。作为示例，加电复位电路50可以被实现来检测VDD节点上从VSS节点电压倾斜上升的电压斜升。如果POR输出信号为高并且触发信号为低，则与非门66的输出为低。这确保p型晶体管86被接通。这强迫VREF节点电压在规则的加电事件期间追踪VDD节点电压，并且确保加电事件未被错误地视为EOS/ESD事件。如果POR输出信号和触发信号同时为高，指示未供电的ESD事件，则与非门66的输出为高，保持p型晶体管86关断。这使VREF节点电压保持为低，因为滤波器电路54将阻止VREF节点电压快速地升高。这可以有助于触发电路在未供电的ESD事件期间保持接通，即使在ESD事件的持续时间内VDD节点电压保持在VREF节点电压以上。在这个操作模式中，以和在供电的EOS/ESD事件期间类似的方式在触发电路44中检测到相对于VREF节点的VDD节点上的过电压，并且因此使触发信号保持在更高的电压电平处并且箝位器件接通。在一个实施例中，VREF节点还被耦合到反相器60的输入端。反相器60可以具有更接近于VDD节点电压的切换点。反相器60的输出端被耦合到或非门58的输入端。这确保在触发信号电压太低而不能切换或非门58时（即，触发信号电压在或非门58的切换点以下，诸如在弱EOS/ESD事件期间），基准电压发生器22仍然能够“冻结”VREF节点电压。当VREF节点电压比VDD节点电压低大约高偏差反相器60的p型晶体管的阈值电压时（因为其可以是在EOS/ESD事件期间的情况），反相器60产生高输出信号而与非门58产生低输出信号。这将反相器62的输出切换到高电压并且边缘检测器56在“RC冻结开始”节点上产生电压脉冲，该电压脉冲启动定时器52。这个“冻结”滤波器电路54持续定时器电路的接通时间的持续时间。尽管图2包括激活定时器电路52的两种模式，但是一个是检测在相对于VSS节点的触发节点上的电压电平的一个，而另一个是检测在相对于VDD节点的VREF节点上的电压电平，本发明的其它实施例可以仅使用这些两个模式中的一个。作为示例，在仅使用触发检测模式的情况下，触发信号可以作为直接输入被提供给边缘检测器56，并且可以省略反相器60和反相器62以及与非门58。作为另一示例，在仅使用VREF检测模式的情况下，反相器60的输出可以作为直接输入被提供给边缘检测器56，并且可以省略或非门58和反相器62。作为又一个示例，可以使用激活定时器52的不同模式，其利用由触发电路44生成并且作为输入提供给边缘检测器56的逻辑信号。可以经由额外的信令总线（在图1中未示出）来使得这个逻辑信号对VREF发生器22可用，并且当触发电路检测到EOS/ESD事件时信令总线可以改变它的逻辑状态。
图3是示出用于与图1的过电压保护电路10一起使用的示例性触发电路44的示意图。在一个实施例中，图3的被标记为“VDD”、“VSS”、“触发”、“升压”以及“VREF”的电路节点可以分别耦合到VDD总线14、VSS总线20、触发总线16、升压总线12以及VREF总线18。触发电路44可以基于升压节点电压与VREF节点电压之间的比较来生成触发信号。触发电路44可以包括p型晶体管102、104、108、112以及116。触发电路44可以进一步包括n型晶体管106、110以及114。触发电路44可以进一步包括电阻器118。通过示例的方式，VREF节点电压可以被耦合到p型晶体管102的栅极端子。p型晶体管102的一个端子（源极端子）可以被耦合到升压节点。可替换地，p型晶体管102的这个同一端子可以被耦合到VDD节点。p型晶体管102的另一端子可以被耦合到p型晶体管104的栅极端子以形成节点N1。p型晶体管104可以被耦合成充当电容器。具体而言，p型晶体管104的两个端子可以被耦合到升压节点。被配置成充当电阻器的n型晶体管106的栅极端子可以被耦合到升压节点。n型晶体管106的一个端子可以被耦合到p型晶体管104的栅极端子并且n型晶体管106的另一端子可以被耦合到VSS节点。p型晶体管108和n型晶体管110的栅极端子可以被耦合到彼此并且进一步被耦合到p型晶体管104的栅极端子（节点N1）。p型晶体管108的一个端子可以被耦合到升压节点。p型晶体管108的另一端子可以被耦合到形成节点N2的n型晶体管110的端子。n型晶体管110的另一端子可以被耦合到VSS节点。p型晶体管108和n型晶体管110可以形成第一倒相级。在节点N2处被耦合到彼此的p型晶体管108和n型晶体管110的端子可以进一步被耦合到p型晶体管112和n型晶体管114的栅极端子。p型晶体管112的一个端子可以被耦合到升压节点。n型晶体管114的一个端子可以被耦合到VSS节点。p型晶体管112的另一端子可以被耦合到n型晶体管114的另一端子以提供触发信号。p型晶体管112和n型晶体管114可以形成第二倒相级。p型晶体管116的栅极端子可以被耦合到触发节点。p型晶体管116的一个端子可以被耦合到VDD节点而p型晶体管116的另一端子可以被耦合到升压节点。电阻器118的一个端子可以被耦合到触发节点，而电阻器118的另一端子可以被耦合到VSS节点。
在供电的EOS/ESD事件期间，如果升压节点电压比VREF节点电压高不止p型晶体管102的阈值电压，则p型晶体管102上拉节点N1。这造成在节点N1处的电压被上拉。然而，同时，n型晶体管106也接通并且它试图下拉节点N1。无论如何，随着升压节点电压与基本上恒定的VREF节点电压之间的电压差增加，节点N1被上拉到导致使节点N2降低到更低的电压的电压。实际上，在节点N1处的电压的上升经由包括p型晶体管108和112以及n型晶体管110和114的两个连续的倒相级来接通触发信号。触发信号激活箝位晶体管32和42，并且将VDD节点电压限制到大约为p型晶体管102的VREF节点电压和源极-栅极电压的总和的电压。如上文所解释的，基准电压发生器22在EOS/ESD事件期间将VREF节点电压“冻结”在预定的电压（例如，5伏）处。这进而防止了VDD节点电压过度地升高。在一个实施例中，触发电路44确保触发信号的幅度与升压节点电压与VREF节点电压之间的差成比例。可以被配置为一直接通的镇流电阻器件的p型晶体管102和n型晶体管106形成具有特定的电压放大增益的倒相级。同样地，p型晶体管108和n型晶体管110以及p型晶体管112和n型晶体管114形成具有特定的电压放大增益的倒相级。这三个倒相级的所组合的电压增益作为升压和VREF节点电压之间的差的函数来确定在触发节点处的电压升高多少。返回参考图1，触发电路44的接通行为定义了主动反馈回路，该主动反馈回路通过激活箝位晶体管来抵制升压/VDD节点上的电压增加超过VREF节点，该箝位晶体管通过使电流从VDD总线14分流到VSS总线20来抵消VDD总线电压增加。这个主动反馈回路的增益确定升压总线12或VDD总线14上的电压可以以给定级别的例如经由输入/输出垫24注入到过电压保护电路10中的EOS/ESD过应力电流升高多少。
当在触发节点处的电压在升压节点电压以下时，p型晶体管116主动地将升压节点耦合到VDD节点。这确保在集成电路的正常加电操作期间，当在触发节点处的电压处于VSS节点电位处并且轨道箝位电路被关断时，升压节点和VDD节点大约在相同的电位。因此，在基准电压发生器22利用滤波器来从VDD总线电压获得VREF总线电压的图1的实施例中，VREF总线电压还表示滤波后的升压总线电压。在EOS/ESD事件期间，供电的或未供电的，升压总线电压可以超过VDD总线电压，有利于为触发电路提供更高的电源电压，这可以因此能够更难接通轨道箝位电路，如较早已经描述的那样。使用滤波后的VDD总线电压来生成VREF总线电压（在基准电压发生器22中）同时使用升压总线电压与VREF总线电压之间的差来在触发电路44中生成触发总线电压因此是本发明的优选实施例。在另一实施例中，可以从滤波后的升压总线电压而不是滤波后的VDD总线电压中生成VREF总线电压。在又一个实施例中，可以使用VDD总线电压与VREF总线电压之间的差而不是升压总线电压与VREF总线电压之间的差来生成触发总线电压。
图3的触发电路44还可以检测未供电的ESD事件，并且因此可以通过增加在触发节点处的电压来接通轨道箝位电路。p型晶体管104被配置为电容性器件而n型晶体管106被配置为电阻性器件。同时，晶体管104和晶体管106形成具有输出节点N1的RC滤波器级。这个RC滤波器级结合耦合到RC滤波器级的倒相级形成转换速率检测电路。在未供电的ESD事件期间，触发电路可以仅在与升压节点电压相对应的波形的转换速率超过规定的最小ESD转换速率时接通，这可能取决于RC滤波器级的RC时间常数。具有能够检测供电的和未供电的EOS/ESD事件并且针对这两个不同的事件类型组合相当量的要求的电路元件的触发电路可以提供优点。图3中所示的触发电路44可以被实现在比两个单独的触发电路更小的集成电路上的布局区域中，该两个单独的触发电路中的一个用于检测供电EOS/ESD事件，另一个用于检测未供电的EOS/ESD事件。类似的布局区域益处还可以由以下事实产生：在本发明的特定示例中，轨箝位晶体管32和42以及二极管26、28、30、36、38以及40被用于防御供电的和未供电的EOS/ESD事件。
图4是另一示例性过电压保护电路140的框图。像过电压保护电路10一样，过电压保护电路140包括用于过电压保护的各种部件。过电压保护电路140具有与过电压保护电路10相同的部件中的一些。不对公共部件进行详细的描述，因为已经参考图1-3对它们进行了描述。通过示例的方式，过电压保护电路140包括上文参考图1和图2所描述的基准电压发生器22。此外，过电压保护电路140包括触发电路142和144。可以以与上文参考图3所描述的触发电路44相同的方式来实现触发电路142和144。在此实施例中，箝位晶体管32和42中的每一个都具有它自己对应的触发电路。因此，例如，触发电路142将触发信号提供给箝位晶体管42，并且触发电路144将触发信号提供给箝位晶体管42。如所示的，每个触发电路提供耦合到相应箝位晶体管32和42的栅极端子的触发信号。就过电压保护电路140的操作来说，其以与过电压保护电路10相同的方式操作。尽管图4示出了每个箝位晶体管具有它自己的相应的触发电路，但是一组箝位晶体管可以共享触发电路。
在本发明的优选实施例中，在本文中所示出的电路中使用的晶体管被假定为具有耦合到电源的它们的体（井）端子。特别地，n型晶体管被假定为具有耦合到VSS总线的它们的体端子，而p型晶体管被假定为具有耦合到VDD总线或升压总线的它们的体端子。在其它实施例中，体端子可以被耦合到内部电路节点或通过本文中未示出的偏置电路来主动地偏置。
因为实现本发明的装置大多数情况下由本领域的技术人员已知的电子部件和电路组成，所以为了理解并且了解本发明的基本概念并且为了不使本发明的教导模糊或者不从其偏离，将不以比如上文所说明的认为必要更大的程度对电路细节进行解释。
应当理解的是，在本文中所描绘的电路仅仅是示例性的。在抽象的但是仍然明确的意义上，实现相同功能的部件的任何布置有效地“关联”，使得实现所期望的功能。因此，本文中组合以实现特定功能的任何两个部件能够被视为彼此“相关联”使得实现所期望的功能，而不管架构或中间部件如何。同样地，这样关联的任何两个部件还能够被视为“可操作地连接”或“可操作地耦合”到彼此以实现所期望的功能。
此外，本领域的技术人员将认识到，上文描述的操作的功能之间的界限仅仅是说明性的。多个操作的功能可以被组合为单个操作，和/或单个操作的功能可以被分布在另外的操作中。此外，替代实施例可以包括特定操作的多个实例，并且在各种其它的实施例中可以更改操作的顺序。
尽管在本文中参考具体实施例对本发明进行了描述，但是在不背离如在下面的权利要求中所阐述的本发明的范围的情况下，能够进行各种修改和改变。因此，说明书和图应当被视为是说明性的而不是限制性的，并且所有这样的修改均旨在被包括在本发明的范围内。关于具体实施例，在本文中被描述的任何益处、优点或问题的解决方案均不旨在被解释为任何或所有权利要求的关键的、必须或必要的特征或元件。
如在本文中所使用的术语“耦合”不旨在被限制为直接耦合。
此外，如在本文中所使用的术语不定冠词“一”被定义为一个或不止一个。而且，诸如权利要求中的“至少一个”和“一个或多个”的介绍性短语的使用不应当被解释成暗示通过不定冠词“一”引入另一权利要求元素将包含这样的引入的权利要求元素的任何特定权利要求限制为仅包含一个这样的元件的发明，即使当相同的权利要求包括介绍性短语“一个或多个”或者“至少一个”以及诸如“一”的不定冠词。这同样也适用定冠词的使用。
除非另外说明，否则诸如“第一”和“第二”的术语被用来在这样的术语描述的元素之间任意地区分。因此，这些术语不一定旨在指示这样的元素的时间或其它优先化。
Claims (20)
1.一种过电压保护电路，包括：
基准电压发生器，所述基准电压发生器用于在过电压事件期间提供相对恒定的基准电压；
触发电路，所述触发电路被耦合以接收所述基准电压和第一电源电压，所述触发电路用于将所述基准电压与所述第一电源电压相比较，并且响应于检测到所述第一电源电压在所述基准电压之上，所述触发电路提供具有与所述过电压事件的电压电平成比例的电压的触发信号；以及
箝位器件，所述箝位器件被耦合在第一电源端子与第二电源端子之间，所述箝位器件用于响应于所述触发信号来提供所述第一电源端子与第二电源端子之间的电流路径。
2.根据权利要求1所述的过电压保护电路，其中，所述过电压事件的特征在于是到供电的集成电路器件的过应力电压。
3.根据权利要求1所述的过电压保护电路，其中，所述基准电压发生器包括：
第一滤波器电路，所述第一滤波器电路用于对在所述第一电源端子上的电压信号中的瞬变进行滤波；以及
定时器电路，所述定时器电路被耦合到所述第一滤波器电路，所述定时器电路用于在预定的时间段中维持所述基准电压。
4.根据权利要求3所述的过电压保护电路，其中，所述第一滤波器电路和所述定时器电路每个都包括电阻器-电容器（RC）电路。
5.根据权利要求3所述的过电压保护电路，其中，所述定时器电路包括：
电阻元件，所述电阻元件具有第一端子和第二端子，所述第一端子耦合到所述第一电源端子；以及
电容元件，所述电容元件具有耦合到所述电阻元件的所述第二端子的第一板状电极，以及耦合到所述第二电源端子的第二板状电极。
6.根据权利要求5所述的过电压保护电路，进一步包括：
晶体管，所述晶体管具有耦合到所述电容元件的所述第一板状电极的第一电流电极、控制电极以及耦合到所述第二电源端子的第二电流电极；以及
边缘检测器，所述边缘检测器具有耦合以接收指示所述过电压事件的信号的输入端，以及耦合到所述晶体管的所述控制电极的输出端，所述边缘检测器用于生成用于开始所述预定的时间段的脉冲。
7.根据权利要求1所述的过电压保护电路，其中，所述触发电路包括：
第三电源端子和第四电源端子；
电容元件，所述电容元件具有第一板状电极和第二板状电极，所述第一板状电极耦合到所述第三电源端子；
电阻元件，所述电阻元件具有耦合到所述电容元件的所述第二板状电极的第一端子，以及耦合到所述第四电源端子的第二端子；
晶体管，所述晶体管具有耦合到所述电容元件的所述第一板状电极的第一电流电极、用于接收所述基准电压的控制电极、以及耦合到所述电容元件的所述第二板状电极的第二电流电极；以及
反相器，所述反相器具有耦合到所述电容元件的所述第二板状电极的输入端子。
8.根据权利要求1所述的过电压保护电路，其中，所述过电压保护电路进一步包括：
多个输入/输出垫；以及
多个触发电路，所述多个触发电路中的每一个与预定数目的所述多个输入/输出垫相对应。
9.根据权利要求1所述的过电压保护电路，进一步包括用于检测第二电源电压的倾斜上升的加电复位电路，并且作为响应，所述加电复位电路用于防止所述箝位器件提供在所述第一电源端子与第二电源端子之间的所述电流路径。
10.一种过电压保护电路，包括：
基准电压发生器，所述基准电压发生器用于提供作为第一电源电压的滤波后的电压的基准电压；
触发电路，所述触发电路被耦合以接收所述基准电压和第二电源电压，所述触发电路用于将所述基准电压与所述第二电源电压相比较，并且响应于检测到所述第二电源电压在所述基准电压之上，所述触发电路提供具有与过电压事件的电压电平成比例的电压的触发信号；以及
箝位器件，所述箝位器件具有耦合到第一电源端子的第一端子、耦合到第二电源端子的第二端子、以及被耦合以接收所述触发信号的控制端子，所述箝位器件用于响应于所述触发信号而提供所述第一电源端子与第二电源端子之间的电流路径。
11.根据权利要求10所述的过电压保护电路，其中，所述基准电压发生器包括：
电阻器-电容器电路，所述电阻器-电容器电路用于对在所述第一电源电压中的瞬变进行滤波；以及
定时器电路，所述定时器电路被耦合到所述电阻器-电容器电路，所述定时器电路用于在预定的时间段内使所述基准电压冻结。
12.根据权利要求11所述的过电压保护电路，其中，所述定时器电路包括：
电阻元件，所述电阻元件具有第一端子和第二端子，所述第一端子耦合到所述第一电源端子；以及
电容元件，所述电容元件具有耦合到所述电阻元件的所述第二端子的第一板状电极，以及耦合到所述第二电源端子的第二端子。
13.根据权利要求10所述的过电压保护电路，其中，所述触发电路包括：
第三电源端子和第四电源端子；
电容元件，所述电容元件具有第一板状电极和第二板状电极，所述第一板状电极耦合到所述第三电源端子；
电阻元件，所述电阻元件具有耦合到所述电容元件的所述第二板状电极的第一端子，以及耦合到所述第四电源端子的第二端子；
晶体管，所述晶体管具有耦合到所述电容元件的所述第一板状电极的第一电流电极、用于接收所述基准电压的控制电极、以及耦合到所述电容元件的所述第二板状电极的第二电流电极；以及
反相器，所述反相器具有耦合到所述电容元件的所述第二板状电极的输入端子。
14.根据权利要求10所述的过电压保护电路，其中，所述过电压保护电路进一步包括：
多个输入/输出端子，以及
多个触发电路，所述多个触发电路中的每一个都与预定数目的所述多个输入/输出端子相对应。
15.根据权利要求10所述的过电压保护电路，进一步包括用于检测所述第一电源电压的倾斜上升的加电复位电路，并且作为响应，所述加电复位电路用于防止所述箝位器件提供所述第一电源端子与所述第二电源端子之间的所述电流路径。
16.一种过电压保护电路，包括：
多个输入/输出端子；
多个触发电路，所述多个触发电路中的每一个都与预定数目的所述多个输入/输出端子相对应，其中所述触发电路中的每一个都被耦合以接收基准电压和第一电源电压，所述触发电路用于将所述基准电压与所述第一电源电压相比较，并且响应于检测到所述第一电源电压在所述基准电压之上，所述触发电路中的每一个都提供具有与所述过电压事件的电压电平成比例的电压的触发信号；以及
多个箝位器件，所述多个箝位器件中的每一个都具有耦合到第一电源端子的第一端子、耦合到第二电源端子的第二端子、以及被耦合以接收所述触发信号的控制端子，所述多个箝位器件用于响应于所述触发信号而提供所述第一电源端子与第二电源端子之间的电流路径。
17.根据权利要求16所述的过电压保护电路，进一步包括用于提供所述基准电压的基准电压发生器，所述基准电压是在所述第一电源端子上的电压信号的滤波后的电压。
18.根据权利要求17所述的过电压保护电路，其中，所述基准电压发生器包括：
电阻器-电容器电路，所述电阻器-电容器电路用于对在所述第一电源端子上的所述电压信号中的瞬变进行滤波；以及
定时器电路，所述定时器电路被耦合到所述电阻器-电容器电路，所述定时器电路用于在预定的时间段内使所述基准电压冻结。
19.根据权利要求18所述的过电压保护电路，其中，所述定时器电路包括：
电阻元件，所述电阻元件具有第一端子和第二端子，所述第一端子耦合到所述第一电源端子；以及
电容元件，所述电容元件具有耦合到所述电阻元件的所述第二端子的第一板状电极，以及耦合到所述第二电源端子的第二端子。
20.根据权利要求16所述的过电压保护电路，其中，所述多个触发电路中的每一个都包括：
第三电源端子和第四电源端子；
电容元件，所述电容元件具有第一板状电极和第二板状电极，所述第一板状电极耦合到所述第三电源端子；
电阻元件，所述电阻元件具有耦合到所述电容元件的所述第二板状电极的第一端子，以及耦合到所述第四电源端子的第二端子；
晶体管，所述晶体管具有耦合到所述电容元件的所述第一板状电极的第一电流电极、用于接收基准电压的控制电极、以及耦合到所述电容元件的所述第二板状电极的第二电流电极；以及
反相器，所述反相器具有耦合到所述电容元件的所述第二板状电极的输入端子。
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