CN102870218A - 具有减小电容的双栅ldmos装置 - Google Patents

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Abstract

兹揭示一种晶体管，所述晶体管包含植入于基板的n型阱、包含有在n型阱中的p型本体区域以及在所述p型本体区域中的n+区域与p+区域的源极区域、包含n+区域的漏极区域，以及在源极区域与漏极区域之间的双栅极。双栅极包含在接近于源极区域的一侧上的第一栅极，以及在接近于漏极区域的一侧上的第二栅极，第一栅极与第二栅极以一预定距离分隔，预定距离足以使栅极与漏极之间的电容至少15%低于除了第一栅极与第二栅极为相邻以外，具有相同的单位晶格大小及配置的晶体管的电容。

Description

具有减小电容的双栅LDMOS装置
技术领域
下文的揭示涉及半导体装置，且下文的揭示更特定地涉及横向扩散金氧半导体（LDMOS）场效晶体管装置。
背景技术
诸如直流对直流转换器的电压调节器，被使用以提供用于电子系统的稳定电压源。高效率的直流对直流转换器特定地为在低功率装置（诸如笔记型电脑与移动电话）中的电池管理所需。切换电压调节器（或简称为“切换调节器”）已知为一种高效率的直流对直流转换器类型。切换调节器通过将输入直流电压转换成高频电压，并且将所述高频输入电压滤波以产生输出直流电压而产生输出电压。特定而言，切换调节器包含切换器（switch）以交替地耦合及去耦合输入直流电压源（诸如电池）至负载（诸如集成电路）。输出滤波器（通常包含电感器与电容器）经耦合于输入电压源与负载之间以将切换器输出滤波，且因此提供输出直流电压。控制器（诸如脉冲宽度调制器或脉冲频率调制器）控制切换器以维持大体固定的输出直流电压。
因为具有低特定导通电阻（on-resistance）以及高漏极对源极击穿电压，所以横向扩散金氧半导体（LDMOS）晶体管被使用于切换调节器中。
发明内容
在一方面中，晶体管包含植入于基板的n型阱、包含p型本体区域的源极区域、在p型本体区域中的n+区域与p+区域、包含n+区域的漏极区域，以及在源极区域与漏极区域之间的栅极。p型本体区域包含第一植入区域与第二植入区域，第一植入区域具有p型杂质的第一深度、第一横向展开，以及第一浓度，第二植入区域具有p型杂质的第二深度、第二横向展开，以及第二浓度。第二深度是小于第一深度，第二横向展开是大于第一横向展开，且第二浓度是高于第一浓度。p+区域与n+区域相邻第二植入区域。
实施可包含一或多个下列特征。p型本体区域可经配置以将漏极区域与源极区域之间的电容减低（lower）至预定值之下。p型本体区域可经配置以将漏极区域与源极区域之间的电容减低（lower）至少30%。第二浓度可为第一浓度的至少两倍。第一浓度可位于5x1012至1.1x1013的范围中。第一深度可约较第二深度深0.5μm。第一深度可位于0.5至1μm的范围中，且第二深度可位于1至1.5μm的范围中。第二植入区域可在栅极下方横向延伸（extend），例如约小于0.1μm。第一植入区域的边缘可与栅极的源极侧边缘横向对准。第一植入区域可在栅极下方横向延伸，且第二植入区域可较第一植入区域在栅极下方横向延伸得更远。第一植入区域可在栅极下方横向延伸约0.2至0.25μm。第一植入区域与第二植入区域可经配置以使栅极与漏极之间电位梯度，较不陡于仅具有第二植入区域的晶体管的电位梯度（potential gradient）。第一植入区域与第二植入区域可经配置以使晶体管的漏极至源极电容是至少15%低于仅具有第二植入区域的晶体管的电容。栅极可包含具有第一氧化层的第一区域与具有第二氧化层的第二区域，第一氧化层具有第一厚度，第二氧化层具有不同的第二厚度。第一厚度可大于第二厚度，且第一区域较之于第二区域，可较接近漏极。栅极可为阶梯形（stepped）栅极，且第一区域可与第二区域相邻。栅极可为双栅极，且第一区域可与第二区域相隔预定非零距离。n掺杂浅漏极可植入在漏极区域中。
在另一方面中，用于制造展示了经缩减电容性损失的晶体管的方法包含：植入n型阱区域至基板表面中、在晶体管源极区域与漏极区域之间形成栅极氧化物、以导电材料覆盖栅极氧化物以形成晶体管栅极、植入p型本体区域至晶体管源极区域中、在p型本体区域的第二植入区域中植入n+区域与p+区域至晶体管源极区域中，以及植入n+区域至晶体管漏极区域中。植入p型本体区域的步骤包含以下步骤：使用具有第一能量与关于第一表面正交轴（normal）的第一角度的第一植入束（implant beam）植入第一植入区域，以使第一植入区域具有第一深度、第一横向展开，以及第二杂质的第一浓度，以及使用具有第二能量与关于第一表面正交轴的第二角度的第二植入束植入第二植入区域，以使第二植入区域具有第二深度、第二横向展开，以及第二杂质的第二浓度，其中第二角度是大于第一角度，第二深度是小于第一深度，第二能量是小于第一能量，第二横向展开是大于第一横向展开，且第二浓度是高于第一浓度。
在另一方面中，晶体管包含植入在基板中的n型阱、源极区域、包含n+区域的漏极区域，以及在源极区域与漏极区域之间的双栅极，所述源极区域包含有在n型阱中的p型本体区域以及在所述p型本体区域中的n+区域与p+区域。双栅极包含在接近于源极区域的一侧上的第一栅极，以及在接近于漏极区域的一侧上的第二栅极，第一栅极与第二栅极以预定距离分隔，预定距离足以使栅极与漏极之间的电容至少15%低于除了第一栅极与第二栅极为相邻以外，具有相同单位晶格大小及配置的晶体管的电容。
实施可包含一或多个下列特征。预定距离可小于0.5μm。在栅极与漏极之间的电容可约为总和漏极电容的50%，且在栅极与漏极之间的电容可为至少15%低于除了第一栅极与第二栅极为相邻以外，具有相同单位晶格大小及配置的晶体管的电容。第一栅极可包含第一栅极氧化层，且第二栅极可包含较第一栅极氧化层厚的第二氧化栅极层。第一栅极氧化层可具有小于约100埃的第一厚度，且第二栅极氧化层可具有至少为第一厚度的五倍的第二厚度。第一栅极氧化层可部分地重叠第二n+区域以及n掺杂浅漏极。p型本体区域可包含第一植入区域与第二植入区域，第一植入区域具有第一深度、第一横向展开，以及p型杂质的第一浓度，且第二植入区域具有第二深度、第二横向展开，以及p型杂质的第二浓度。第二深度可小于第一深度、第二横向展开可大于第一横向展开，且第二浓度可高于第一浓度。p+区域与n+区域可与第二植入区域相邻。
在另一方面中，晶体管包含植入在基板中的n型阱、源极区域、包含n+区域的漏极区域，以及在源极区域与漏极区域之间的双栅极，所述源极区域包含有在n型阱中的p型本体区域以及在所述p型本体区域中的n+区域与p+区域。双栅极包含在接近于源极区域的一侧上的第一栅极，以及在接近于漏极区域的一侧上的第二栅极，第一栅极与第二栅极以预定距离分隔，第一栅极是耦合至第一电极，第一电极是保持于第一电压或第一电极是在晶体管关闭状态期间为浮接，且第二栅极是耦合至第二电极，第二电极是为浮接，或第二电极是在晶体管开启状态期间保持于不同的第二电压。
实施可包含一或多个下列特征。第一栅极可经耦合至第一电极，所述第一电极在晶体管关闭状态期间保持于第一电压。第二栅极可经耦合至第二电极，所述第二电极在晶体管开启状态期间保持于不同的第二电压。第二栅极可经耦合至第二电极，所述第二电极在晶体管开启状态期间为浮接。第一栅极可经耦合至第一电极，所述第一电极在晶体管关闭状态期间为浮接。在第一电压与第二电压之间的差异可足以使栅极与漏极之间的电容至少15%低于具有相同配置与单位晶格大小，且在关闭状态期间施加相同电压至第一栅极与第二栅极的晶体管的电容。在栅极与漏极之间的电容可约为总和漏极电容的50%，且在栅极与漏极之间的电容可为20%低于具有相同配置与单位晶格大小，且在关闭状态期间施加相同电压至第一栅极与第二栅极的晶体管的电容。电压差异在关闭状态中可大体位在0至6V的范围中或为三态（tristate），且电压差异在在开启状态中可大体位在0至12V的范围中或为三态。在关闭状态期间，第一栅极可连接至地，且第二电压可约为0至6V。在关闭状态期间，第一电压可约为0，且第二电压可约为0至2V或三态。预定距离可小于0.5μm。第一电压、第二电压与预定距离可经配置以使在栅极与漏极之间的电容是至少25%低于具有相同配置与单元晶格大小，且第一栅极与第二栅极为相邻且操作于相同电压的晶体管的电容。第二氧化栅极层可厚于第一栅极氧化层。第一栅极氧化层可具有小于约100埃的第一厚度，且第二栅极氧化层可具有约为第一厚度的至少五倍的第二厚度。p型本体区域可包含第一植入区域与第二植入区域，第一植入区域具有第一深度、第一横向展开，以及p型杂质的第一浓度，且第二植入区域具有第二深度、第二横向展开，以及p型杂质的第二浓度。第二深度可小于第一深度、第二横向展开可大于第一横向展开，且第二浓度可高于第一浓度。p+区域与n+区域可与第二植入区域相邻。p型本体区域的栅极侧边缘可与第二栅极的源极侧边缘自对准（self-aligned）。n掺杂浅漏极可经植入漏极区域中。n掺杂浅漏极的栅极侧边缘可与第一栅极的漏极侧边缘自对准。
特定实施可具有一或多个下列优点。因为栅极与漏极之间、漏极与源极之间，及/或p型本体与n型阱之间的电容的缩减，LDMOS晶体管的电容性损失可被缩减。上述电容的缩减可导致晶体管集总电容（lumpedcapacitance）的缩减，且对于任何包含所述晶体管的装置（例如电压调节器），上述电容的缩减可提升在给定负载电流下的效率。因为电容性损失的缩减，装置的峰值效率也可增进。
一或多个具体实施例的详细内容揭示于附加图式与下文描述中。其他特征、方面，与优点将可显然于发明说明、图式，以及权利要求书。
附图说明
已于上文结合附加图式描述了示例性的具体实施例，在附加图式中类似的元件符号表示类似的元件，且其中：
图1A为LDMOS装置的简要截面视图；
图1B为另一LDMOS装置实施的简要截面视图；
图2A至图2C为双栅极LDMOS装置的简要截面视图；
图3A至第3B图为绘制LDMOS装置中的电位分布的示意图；
图4为图示双栅极LDMOS装置的制造步骤的流程图；
图5为图示LDMOS装置的负载电流对效率特性的图表；以及
图6为降压转换器的电路简要图。
具体实施方式
电容性损失将晶体管的效率降级。对晶体管电容的一个贡献为在漏极与源极之间的电容。不限于任何特定理论，在晶体管漏极与源极之间的电容为在漏极与源极之间电压电位梯度的函数。通过向晶体管提供展开（spread）于漏极与源极之间的电压电位梯度的掺杂设定，亦即通过将电压电位差异展开于较大的容积（volume）减低梯度，可能具有展示较低电容性损失的晶体管。
对晶体管电容的另一贡献为在栅极与漏极之间的电容。不限于任何特定理论，在晶体管栅极与漏极之间的电容为在栅极电极与漏极之间电压电位梯度的函数。通过使用双栅极，电容性损失也可缩减，双栅极包含接近源极的第一栅极，以及与第一栅极相隔且接近漏极的第二独立可控制式栅极。特定而言，通过将控制电压施加至第一部分，且使第二栅极为较低电压，电压电位差异可展开于较大的容积，从而减低在栅极与漏极之间的电容。此外，假定双栅极的大小相对于标准栅极未提升，移除栅极电极的一部分减低了栅极电极的总和面积，从而减低电容。
参照图1A，图示横向扩散金氧半导体（LDMOS）晶体管100的截面示意视图。综观晶体管100包含漏极区域104、源极区域106，以及栅极区域108。LDMOS晶体管100可制造于在p型基板102上的高电压n型阱（HNW）103之上。栅极108包含放置在介电层116（例如氧化物，又例如硅氧化物）之上的导电层114（例如多晶硅）。栅极可为阶梯形栅极，所述阶梯形栅极包含第一栅极区域110与第二栅极区域112，第一栅极区域110例如在栅极的源极侧之上，第二栅极区域112例如在栅极的漏极侧之上。第一栅极区域110包含薄氧化层116a，且第二栅极区域112包含厚氧化层116b。
漏极区域104可包含n掺杂n+区域122以及n掺杂浅漏极（NDD）124。浅漏极124具有较n+区域122低的掺杂物（dopant）浓度，且浅漏极124可较n+区域在栅极108之下延伸得较深及/或较远。n+区域124可经植入以接触（例如围绕）浅漏极124。漏极电极132可经放置在基板上，与n+区域122电性连接。源极区域106包含n掺杂n+区域126、p掺杂p+区域128，以及p掺杂p型本体130。p型本体130具有较p+区域128低的掺杂物浓度，且p型本体130较n+区域126与p+区域128延伸得较深，且p型本体130在栅极108之下较n+区域126延伸得更深。n+区域126与p+区域128经植入以接触（例如围绕）p型本体130。源极电极135可经放置在基板上，与n+区域126与p+区域128电性连接。或者，n+区域126与p+区域128可接触个别的接线板（pad）。
在一些实施中，HNW 103为深植入（deep implant）且HNW 103通常较传统CMOS n型阱掺杂得较淡。在一些实施中，HNW 103可具有经退级（retrograded）的纵向掺杂设定。
如图1A所图示的基本LDMOS结构，可由描述于下文的不同方式修改。然而，在下文讨论的LDMOS晶体管保持根据用于制造晶体管100的线宽制程科技而配置。例如，可使用0.18μm或更低线宽的制程科技来实施LDMOS晶体管（包含氧化层116a与116b）。
如图1A所图示的LDMOS晶体管可实施为诸如功率切换器的装置的一部分，例如，实施为电压调节器中的功率切换器。所述装置时常经配置以处理大电流，且所述装置包含多个彼此连接的分散晶体管。例如，分散晶体管可具有约2公尺的沟道宽度以提供约30安培的电流容量。在所述装置中，可由在上覆金属层或电流绕线（routing）结构中的多个接线板，制成对n+区域124、n+区域126以及p+区域128的电性连接。
LDMOS晶体管或包含LDMOS晶体管的装置在操作期间展示了电容性损失。不限于任何特定理论，电阻性损失可与流过装置的电流平方成直接正比，且切换损失可与电流成线性正比。因此，在一些情况中，例如对于峰值效率应用，电容性损失可非常显著，且减低所述损失可为有用的。电容性损失可由关于漏极的集总电容Cx代表。集总电容Cx可包含一或多个下列电容：在栅极与漏极之间的电容Cgb、在漏极与源极之间的电容Cds，以及由接线板及/或电流绕线结构所产生的电容Cmetal。集总电容可更进一步包含在p型本体130与HNW 103之间的电容Cpn-nwl，以及在HNW 103与基板102之间的电容Cnwl-psub。在一些情况中，电容Cds取决于电容Cpb-nwl与Cnwl-psub。然而，由于集总电容Cx还可包含其他电容，包含在装置中不同点之间的寄生电容（parasitic capacitance），此列表必须不被视为限制。如此，集总电容Cx可被表示为：
Cx=Cgd+Cds+Cpb-nwl+Cnwl-psub+Cmetal+Cmisc
其中Cmisc表示其他的各种电容，所述电容包含对集总电容Cx有贡献的寄生电容。因此，可由减低一或多个部件电容来减低集总电容Cx。
现参照图3A，图示跨诸如关于图1A所描述的一个LDMOS装置的电位分布205。对应于漏极、源极，与栅极的结构各别图示为104、106，与108。如图1A，p型基板与HNW各别表示为102与103，同时p型本体的位置表示为130。p型本体130的掺杂设定是由线207标定（demarcated）。
仍参照图3A中的范例，等位区域（equipotential region）225对应于晶体管的最高电位，所述最高电位相应地对应于漏极104处的电位，并且所述最高电位延伸穿过大部分的HNW 103。另外，等位区域215对应于晶体管的最低电位，于栅极108处以及从源极106穿过p型本体130至栅极108所形成的沟道。区域220代表在等位区域215与225之间的电位梯度。符号说明（legend）250图示对于此范例，在等位区域215、225，以及电位梯度区域220中的电位实际值。例如，等位区域240对应于11.63V的电位，且等位区域215对应于-0.5929V的电位。电位梯度区域220具有在此两值之间的值。即使在图3A范例中的图形表示，图示了由具有一定的（definite）边界与离散电位值的离散区域所组成的电位梯度区域220，在装置中任何两点之间的实际电位分布将为连续的。此外，等位区域215与225甚至可展示在所述等位区域215与225的各别电位中的一些内部变化。
在等位区域215与225之间的电容是与在所述等位区域215与225之间的距离成反比。在等位区域之间的电容可由将电位差异展开于较大的距离而减低。换言之，若电位梯度区域220的宽度提升，则在源极与漏极之间的电容下降，导致减低的电容性损失。不限于任何特定理论，诸如图3A图示的电位分布的改变，导致晶体管电容的改变，且因此导致电容性损失的改变。例如，若电位分布改变以使电位梯度区域220的宽度提升，则电容Cds减低。电位梯度区域220宽度的此提升，将等位区域215与225移离彼此，且此提升导致源极至漏极电容的下降。电位梯度宽度的提升还导致在p型本体与HNW 130之间的电容Cpb-nwl，与在HNW 130与p型基板102之间的Cnwl-psub下降。
现参照第3B图，图示较图3A所图示电位分布为宽的电位梯度区域220的电位分布的范例。在此范例中，较宽的电位梯度区域220使等位区域215与225移离彼此，从而减低在漏极与源极之间的电容。然而，图3A的范例仅单纯为图示说明的目的以提供，且图3A的范例不应被视为限制。例如，其他等位区域的等值线（contour）也位于本申请案的范围中，只要在等位区域之间的电位梯度区域220为较宽。
在一些实施中，可基于一或多个限制条件选定电位分布的展开。例如，吾人可想要不改变掺杂设定的特定部分，同时改变其他部分中的形状。第3B图中的p型本体的掺杂设定209为此受限制设定的范例。掺杂设定209经配置以使接近栅极108的设定部份209大体类似于设定207中的对应部分，同时离栅极108较远的部分是宽于对应的设定部分207。此是可因为保持接近栅极的长度类似于图3A的范例的目的。
图1B图示说明提供提升的电位梯度区域220宽度（例如第3B图图示的电位分布210）的晶体管300的一实施的简化示意图。晶体管300可大体类似于关于图1A所描述的晶体管100。然而，晶体管300可同时具有浅且宽的浅p型本体305，与深p型本体310。深p型本体310位于浅p型本体305下方且深p型本体310离基板表面更远，故深p型本体310可想为较深。第一与第二p型本体可经配置以实现晶体管300内的电位分布210。在所述情况中，浅p型本体305的宽度或横向展开，是大于深p型本体310的宽度或横向展开。在一些实施中，浅p型本体305的横向展开可在栅极108之下延伸。深p型本体310的边缘可与栅极108的源极侧边缘对准（如图1B所图示），或者，深p型本体310可在栅极108之下延伸，但深p型本体310不与浅p型本体305一样远（如第2B图所图示）。
在一些实施中，第一与第二p型本体中的掺杂物浓度可大体与彼此不同。例如，浅p型本体305具有较高的掺杂物浓度，同时深p型本体310较之于浅p型本体305，具有较低的掺杂物浓度。在一些实施中，可使用不同的掺杂材料以各别掺杂浅p型本体305与深p型本体310。当然，用于浅p型本体305与深p型本体310的掺杂物材料皆将提供p型掺杂。例如，浅p型本体305可植入至从0.5μm至1.0μm的深度，且浅p型本体305可以从1x1013至8x1013的浓度植入。例如，深p型本体310可经植入至深于浅p型本体的从0.8μm至1.5μm的深度，且深p型本体310可以从5x1012至1.2x1013的浓度植入。掺杂物浓度经表示为部分的植入步骤，亦即以每平方厘米的粒子通量（particle flux）表示。
以下，表1图示相关于经修改的植入程序的电位增进：
Figure BDA00002329823100091
表1
总和来说，可能从装置结构最佳化使Cx电容缩减约30%。
即使图1B中的范例仅图示两种不同的p型本体区域305与310，可使用更多所述区域。例如，深p型本体区域310下方可存在第三或第四p型本体区域。在多个p型本体区域中的掺杂物浓度可依所需变化，以实现较低的电容的目的，同时使装置的传导（conductance）保持不变。例如在一些实施中，装置的电容可缩减约20%，而完全不改变电阻。
包含第一与第二p型本体305与310的多个p型本体区域，可具有不同的横向展开。两个或更多个以上p型本体区域的相对分布可经配置以实现所需的装置300中的电位分布。例如，浅p型本体305关于深p型本体310的相对交错（staggering）或相对横向展开，可根据所需掺杂设定209的形状以配置。
在一些实施中，在两个或更多个以上p型本体区域之间的边界，诸如在浅p型本体305与深p型本体310之间的边界，可不被清楚界定。例如，若浅p型本体305与深p型本体310是关于所述浅p型本体305与深p型本体310的相对掺杂物浓度被界定，则此浓度可从浅p型本体305逐渐地改变至深p型本体310。
在一些实施中，栅极区域108可包含阶梯形栅极结构，其中在接近于漏极的第一栅极区域110中的氧化层116b，是厚于在接近于源极的第二栅极区域112中的氧化层116b。较薄的氧化层116a允许装置100由较低的栅极电压控制，相对于具有较厚的氧化层的经控制栅极的装置或晶体管。在一些实施中，可将氧化层116b的厚度制成较氧化层116a的厚度更厚，以实现所需的在漏极104处的击穿电压特性。例如，薄氧化层116a可小于100埃厚，诸如小于40埃厚，例如为35埃。相反的，厚氧化层116b可为薄氧化层116a的至少五倍厚，诸如至少为薄氧化层116a的十倍厚，例如在200埃与800埃厚之间。
在一些实施中，一或多个第一栅极区域110与第二栅极区域112的尺寸（dimension）可经配置以控制特定特性。例如，第一栅极区域110的长度Lg1可经配置以控制沟道传导，第二栅极区域112的长度Lg2可经配置以控制击穿电压，且总和长度Lg1+Lg2可经配置以控制安全操作区域（SOA）。沟道长度Lch影响诸如晶体管300的电阻与操作特性的参数，且沟道长度Lch可经配置以控制所述参数。
晶体管300包含邻接于彼此的p掺杂与n掺杂区域。因此，晶体管300可被视为在源极与漏极之间包含本征体二极管（intrinsic body diode）。通过变化氧化层116的厚度，及/或缩减p型本体的浓度，栅极导通电压（Vt）可经配置为小于本征体二极管的栅极导通电压（Vbe）。例如，栅极导通电压可小于0.6V。在Vt小于Vbe时，晶体管可进入第三象限传导，使电流经过晶体管而非经过体二极管。
氧化层116连同于浅p型本体305可影响栅极导通电压（Vt）。例如，随着氧化层116被制成为较薄，导通电压将被缩减。再者，浅p型本体305中的掺杂物浓度越低，导通电压就越低。然而p型本体的浓度不可太低，因为沟道长度Lch可变得太短以使装置无法工作。此是由于沟道是由多晶硅掩模在源极侧散射而形成。浅p型本体的浓度指定了在多晶硅掩模之下，掺杂物将散射得多远并形成沟道。
漏极区域104可包含n掺杂n+区域122与n掺杂浅漏极（NDD）124。在一些实施中，n+区域122具有关于第一栅极区域110的偏差间隔（d），且所述n+区域122自身是与第二栅极区域112的漏极侧边自对准。第二栅极区域112的大小可用以控制偏差间隔（d）的长度。在一实施中，其中NDD 124是与第二栅极区域112自对准，NDD 124在第二栅极区域112之下未完全延伸。在一些实施中，NDD 124是与第一栅极区域110的漏极侧边缘自对准。在所述实施中，NDD 124可在第二栅极区域112之下完全延伸。在一些实施中，NDD 124不与栅极自对准。
源极区域106可包含n掺杂n+区域126、p掺杂p+区域128，以及p掺杂p型本体130。n+区域126、p+区域128、p型本体130、HNW 103、NDD 124，以及n+区域122的每一者，为由经掺杂材料所组成的容积，且每个区域是由半导体制造程序中的一或多个植入步骤以界定。在一实施中，NDD 124与HNW 103的每一者较之于n+区域122，是具有较低的掺杂浓度。然而，所述容积重叠的部分单独地较之于个别容积，是具有较高的掺杂浓度。例如，包含重叠容积n+区域122、NDD 124，以及HNW 103的部分，具有在所有重叠容积部分中最高的掺杂浓度。类似地，在源极区域106中的n+区域126、p+区域128，以及p型本体130，为由经掺杂材料所组成的容积。在此文件中所使用的用词“浓度”，是参照于给定容积中的电子密度与空穴密度，而不是做为电子或空穴来源的材料的密度。
虽然上文所述的晶体管具有阶梯形栅极，在一些实施中，具有双栅极结构可为有益的。回到图1A，在一些情况中，LDMOS晶体管展示了在栅极与漏极之间的高电容。例如，对于图1A所绘制的晶体管100，将在栅极处的输入电压视为Vg，且将在漏极处的输出电压视为Vd。增益（gain）因而由下列方程式给定：
A gd = V d V g 以及Agd<1
假定栅极108与漏极104之间的实体阻抗为Z，从栅极108流至漏极104的电流由下列方程式给定：
I gd = V g - V d Z = V g ( 1 - A gd ) Z
等效输入阻抗因而由下列方程式给定：
Z eff = V g I gd = V g Z V g ( 1 - A gd ) = Z 1 - A gd
假定全体阻抗是因于电容Cgd，实体阻抗可由下列方程式表现：
Z = 1 j&omega; C gd
所述方程式给定：
Z eff = 1 j&omega; C gd ( 1 - A gd ) = 1 j&omega; C eff ,     其中Ceff＝Cgd(1-Agd)
其中等效电容Ceff为米勒电容（Miller capacitance）的范例。因此，由于米勒效应（Miller effect），当在栅极与漏极之间的电压或电位差异为高时，等效电容提升，从而导致电容性损失提升。在第一栅极区域110与第二栅极区域112为在相同电压处时，例如使用相同电极，则在栅极处的Vg与在漏极处的Vd之间所产生的电位差异提升，并由于上文所述的原因，导致电容性损失提升。
在一些实施中，于下文参照图2A至图2C所讨论，可通过使第一栅极110与第二栅极112以预定距离分隔，而使在栅极108与漏极104之间的等效电容缩减。此于下文讨论的双栅极结构，可无视上文所述的深p型本体存在与否而使用，虽然结合双栅极结构与深p型本体，对晶体管电容可提供累加性的缩减。
在一些实施中，第一栅极110为经控制栅极，且第二栅极112为未经控制栅极。经控制栅极为接收可促动（例如开启或关闭）诸如晶体管的对应装置的电压的栅极。在一些实施中，第二栅极112可为浮接，或第二栅极112可经耦合至预定参考电压（未图示）。在第二栅极112为浮接的实施中，通过将允许在装置切换同时形成位移电流（displacement current）的反应阻抗（reactive impedance）移除，而有效地缩减电容。或者，第一栅极110与第二栅极112两者可皆为经控制栅极。具体而言，通过将控制电压施加至第一栅极110，且使第二栅极112位于较高电压处，电压电位差异可展开于较大的容积，从而缩减在栅极与漏极之间的电容。此外，假定双栅极的大小相对于标准栅极未提升，移除栅极电极的一部分缩减所述栅极电极的总和面积，从而缩减电容。
参照图2A，图示并描述具有双栅极的LDMOS晶体管400的范例。在一些实施中，双栅极108a包含在双栅极108的靠近源极的一侧上的第一栅极110，以及在双栅极108的靠近漏极的一侧上的第二栅极112。第二栅极112与第一栅极110由预定距离（g）分隔。第一栅极110包含介电层116（例如诸如硅氧化物的氧化物），以及导电层114（例如多晶硅）。第二栅极还包含介电层120（例如诸如硅氧化物的氧化物），以及导电层118（例如多晶硅）。距离（g）可在晶体管400制造期间由掩模控制。例如对于20V装置，“g”的值可为0.3μm附近。
在一些实施中，第一栅极110为经控制栅极，且第二栅极112为未经控制栅极。经控制栅极为接收电压的栅极，所述电压可促动（例如开启或关闭）诸如晶体管的对应装置。在一些实施中，未经控制第二栅极112可为浮接，或未经控制第二栅极112可经耦合至预定参考电压（未图示）。或者，第一栅极110与第二栅极112两者可皆为经控制栅极。
在一些实施中，氧化层120是厚于氧化层116。较薄的氧化层116允许装置110由较低的栅极电压控制，相对于使用具有较厚的氧化层的经控制栅极的装置或晶体管。在一些实施中，双栅极108a允许晶体管400具有高击穿电压于关闭状态。双栅极108a在晶体管400为开启状态时还缩减了漏极对源极电阻Rds。在一些实施中，第一栅极110作为典型的晶体管栅极，并且第一栅极110控制沟道中的反向层，同时第二栅极112控制跨漏极间隔物（spacer）的电位与电荷累积（charge accumulation）。例如，在第二栅极处的正电压提升电荷累积，从而缩减漏极处的电阻。施加于第二栅极的电压还决定了跨电容Cgd的偏压电位。在一些实施中，晶体管400可经连接至外部电路（未图示），外部电路允许独立地控制第一栅极110与第二栅极112，以最大化在关闭状态中的击穿电压，并最小化在晶体管400导通时的Rds。
晶体管400的至少一些部分可大体类似于关于图1A与图1B所描述的晶体管100。例如，晶体管400具有漏极区域104、源极区域106，与栅极区域108。晶体管400可制造于在p型基板102上的HNW 103之上。漏极区域104可包含n掺杂n+区域122与n掺杂浅漏极（NDD）124。源极区域106可包含n掺杂n+区域126与p掺杂p+区域128。
图2A图示氧化层120可厚于氧化层116。在一些实施中，氧化层116与氧化层120可具有大体相同的厚度。此是图示于图2B中。在一些实施中，导电层114与氧化层116的组合厚度，是和导电层118与氧化层120的组合厚度大体相同。此可由研磨导电层以实现。图2C图示此种实施。在此种情况下，导电层114与导电层118的厚度可与彼此不同，或可与彼此大体相同。
返回参照图2A，薄氧化层116被定位于第一栅极110下，且厚氧化层120被定位于第二栅极112下。薄氧化层116较之于厚氧化层120，可较接近源极106，且薄氧化层116可部分重叠n+区域126与浅p型本体305。厚氧化层120较之于薄氧化层116，可较接近汲极104，且厚氧化层120可部分重叠n+区域122与浅汲极124。厚氧化层120与薄氧化层116可具有不同厚度。例如，薄氧化层116可小于100埃厚，诸如小于40埃厚，例如为35埃。相反的，厚氧化层120可为薄氧化层116的至少五倍厚，诸如至少为薄氧化层116的十倍厚，例如在200埃与800埃厚之间。
对于LDMOS晶体管400，在第一栅极110上的足够高的正电压，称之为导通电压（Vt），将把p型本体的正空穴推离栅极110，以形成空乏区。此将产生沟道（“n沟道”）以供电子（n）在源极106与漏极104之间流动。使第一栅极110与基板之间的电压变化，调变n沟道的传导度（conductivity），并使控制漏极与源极之间的电流流动成为可能。薄氧化层116连同于p型本体设定，可影响栅极的导通电压（Vt）。随着薄氧化层116被制成得更薄，导通电压将被缩减。再者，p型本体的浓度越低，导通电压就越低。
晶体管400包含邻接于彼此的p掺杂与n掺杂区域。因此，晶体管400可被视为在源极与漏极之间包含本征体二极管。通过变化氧化层116的厚度，及/或缩减p型本体的浓度，栅极导通电压（Vt）可经配置为小于本征体二极管的栅极导通电压（Vbe）。例如，栅极导通电压可小于0.6V。在Vt小于Vbe时，晶体管可进入第三象限传导，使电流经过晶体管而非经过体二极管。
在如图示于图2A与图2C的一些实施中，氧化层116的厚度可大体不同于氧化层120。例如，氧化层116的厚度可大体相等于或小于35埃，同时氧化层120的厚度大于35埃。在一些实施中，氧化层120的厚度可被制成为大于氧化层116的厚度，以实现所需的在漏极104处的击穿电压特性。然而，在一些实施中，如图示于第2B图，氧化层116与氧化层120的厚度可与氧化层120大体相同。
在一些实施中，一或多个第一栅极110与第二栅极112的尺寸可经配置以控制特定特性。例如，第一栅极110的长度Lg1可经配置以控制沟道传导，第二栅极112的长度Lg2可经配置以控制击穿电压，且总和长度Lg1+Lg2可经配置以控制SOA。沟道长度Lch影响诸如晶体管400的电阻与操作特性的参数，且沟道长度Lch可经配置以控制所述参数。例如，晶体管400的栅极的导通电压可与沟道长度Lch成比例。栅极之间的分隔g可经控制以控制晶体管400中的电容性损失。尺寸Lg1和Lg2还可取决于第二栅极是否具有独立电压控制而被控制。例如，在第二栅极不具有独立电压控制时，距离g与Lg2可经配置以使所述距离的和是相等于为阶梯形结构的第二栅极的长度。在一些实施中，其中在第二栅极上有偏压，可缩减距离g+Lg2以提升本征击穿电压。缩减距离g+Lg2等效地缩减栅极与漏极之间的电位差，从而提升击穿电压。
图2A至第2B图图示说明具有深p型本体植入，以提供增进的电位梯度区域的展开以及因此产生的较低电容的晶体管。可由大体相同于关于图1B与第3B图所描述的方法，来配置晶体管400中的p型本体305与p型本体310。然而，在一些实施中，晶体管400可使用上文所述的双栅极结构，但仅具有传统的单一p型本体130。
现参照图4，为代表制造LDMOS晶体管（例如装置400）的程序的示例性步骤的流程图。程序500包含形成基板（步骤502）。基板可为p型基板或n型基板。程序500更进一步包含将用于LDMOS晶体管的阱植入进基板（步骤504）。在一些实施中，经植入的阱可为HNW 103。可了解，所参考的栅极氧化物116可被应用至栅极氧化物部分116a，且所参考的栅极氧化物120可被应用至栅极氧化物部分116b。
程序500还包含植入用于LDMOS晶体管的源极区域的深p型本体310（步骤506）。在一实施中，深p型本体310可不与栅极自对准，例如，可在形成栅极之前植入p型本体。或者，第二p型本体310可与栅极自对准，亦即可在形成栅极之后植入深p型本体310。在一些实施中，可由低角度高能量植入束植入深p型本体310。植入束的低角度与高能量允许第二p型本体310深入HNW 103而形成。在一些实施中，是根据晶体管所需的掺杂设定及/或所需的电位分布，来控制深p型本体310的掺杂物浓度。在一些实施中，以0.8μm至1.5μm的深度、5x1012至1.2x1013的浓度、100keV（千电子伏特）至250keV的能量，与小于10度的角度，植入深p型本体。
在一些实施中，使用步骤506以植入仅有的晶体管p型本体130（图1A）。
程序500更进一步包含形成LDMOS晶体管的栅极氧化物（步骤508），例如通过化学气相沉积（CVD）或热氧化（thermal oxidation）。在一些实施中，此包含在HNW 103上形成第一栅极氧化物116与第二栅极氧化物120。在一些实施中，此包含形成第一栅极氧化物接触第二栅极氧化物的阶梯型栅极结构，尽管在其他实施中此包含形成第二栅极氧化物120与第一栅极氧化物116相隔预定距离（g）的双栅极结构。在一些实施中，栅极氧化物120厚于栅极氧化物116（如图2A与图2C所图示）。或者，栅极氧化物116与栅极氧化物120的每一者可具有大体相同的厚度（第2B图）。在一些实施中，栅极氧化物116与栅极氧化物120的每一者在制造程序中的不同时间点处形成。例如，若浅漏极（例如NDD 124）将与第一栅极110自对准，则将在栅极氧化物120之前形成栅极氧化物116，且浅漏极植入步骤（例如下方的步骤512）将在形成栅极氧化物116之后发生，但是于形成栅极氧化物120之前。
程序500更进一步包含在LDMOS晶体管的栅极氧化物之上沉积导电层（例如多晶硅），例如通过化学气相沉积。在一些实施中，步骤510包含在栅极氧化层116之上沉积第一导电层114，且第二导电层118被沉积于栅极氧化物120之上（图2A至图2C），尽管在其他实施中仅单一导电层被沉积（图1）。在一些实施中，导电层被研磨，以使在薄氧化层116之上的导电层部分厚于在厚氧化层之上的导电层部分（图1与图2C）。或者，导电层部分（例如导电层114与导电层118的每一者），可具有大体相同的厚度（图2A）。
程序500可可选地包含植入浅p型本体305（步骤511）。即使图5中的流程图图示步骤511于步骤508与步骤509之后，在替代实施中，可在形成栅极氧化物之前形成浅p型本体305。换言之，浅p型本体305可或可不与栅极自对准。在一些实施中，在浅p型本体305与栅极自对准时，因为氧化物116可不足够厚以作为用于自对准植入的掩模，所以是于导电层114（诸如多晶硅）被沉积之后完成植入。在一些实施中，使用高角度低能量植入束以植入浅p型本体305。束的低能量允许浅p型本体305与深p型本体310相较之下，较不那么深。束相对于垂直的高角度允许浅p型本体305具有较高的横向展开。例如，若在形成栅极氧化物116之后形成浅p型本体305，则使用高角度束以将浅p型本体305的横向展开延伸至栅极氧化物116下方的区域。浅p型本体305的掺杂物浓度是高于深p型本体310的掺杂物浓度。应注意，可改变掺杂物浓度及/或植入束的角度与能量以获得在浅p型本体与深p型本体中不同的深度、展开，与浓度。
程序500还包含在LDMOS晶体管的漏极区域104处植入浅漏极（步骤512）。在图1与图3的范例中，浅漏极为NDD 124。在一些实施中，NDD124可与栅极（例如由第二导电层118与栅极氧化物120形成的栅极）自对准。或者，NDD 124可不自对准，亦即可在形成栅极氧化物316与栅极氧化物320两者之前植入浅漏极。
程序500还包含植入LDMOS晶体管的n+区域与p+区域（步骤514）。此可包含在LDMOS晶体管的源极区域处植入p+区域128与n+区域126。在一些实施中，此更进一步包含在LDMOS晶体管的漏极区域104处植入n+区域122。p+区域128与n+区域126与n+区域128是高度掺杂（相对于NDD 124），且p+区域128与n+区域126与n+区域128提供用于LDMOS晶体管的低电阻系数（resistivity）欧姆接触（ohmic contact）。n+区域122可与栅极（例如由第二导电层118与栅极氧化物120形成的栅极）自对准。
在诸如关于图4A至图4C所描述的装置中，通过使第一栅极110与第二栅极112分隔而缩减电容与电容性损失。藉此，提升了晶体管的峰值功率。参照图6，曲线605、610，与615代表对于不同的装置大小封装阶层的电流与效率之间的关系。如在此所使用的装置大小，是参照于所需接触LDMOS装置的晶片尺寸封装（CSP）球数目。对于曲线605、610，与615的每一者可观察到，对于较低的电流值效率随着全负载电流提升，但对于较高的电流值效率随着电流下降。对于给定的负载电流值，LDMOS晶体管的效率可通过缩减电容性损失而增进。具有多个p型本体的LDMOS晶体管，诸如上文所述者，可被用以将晶体管中（且于装置中）的电位梯度展开，以缩减对于给定负载电流的电容性损失。在一些情况下，为了具有较高的效率，甚至需要付出操作在较低全负载电流水平的代价。
具体而言，上文所述的LDMOS晶体管，由于所需的特性（例如高电流容量），在诸如电压转换器或切换调节器的装置中可为特定地有用。参照图7，切换调节器710通过输入端712耦合至第一高直流输入电压源720，诸如电池。切换调节器710也通过输出端724耦合至负载714，诸如集成电路。切换调节器710作为在输入端720与输出端724之间的直流对直流转换器。切换调节器710包含切换电路716，切换电路716作为用于交替地耦合及去耦合输入端720至中间端722的功率切换器。切换电路716包含诸如切换器或二极管的整流器，以耦合中间端722至地。详言之，切换电路716可包含第一晶体管740与第二晶体管742，第一晶体管740称为高压侧晶体管（high-side transistor）并具有连接至输入端720的源极与连接至中间端722的漏极，第二晶体管742称为低压侧晶体管（low-sidetransistor）或同步晶体管并具有连接至地的源极与连接至中间端722的漏极。
在一实施中，第一晶体管740可为PMOS、NMOS，或LDMOS，且第二晶体管742可为LDMOS。可如上文所述实施LDMOS的一者或两者。
中间端722是通过输出滤波器726耦合至输出端724。输出滤波器726将在中间端722处的中间电压方波转换成在输出端724处的大体直流输出电压。详言之，在降压转换器拓朴中，输出滤波器726包含连接在中间端722与输出端724之间的电感器744，以及与负载714平行连接的电容器746。在高压侧导电周期期间，第一晶体管被关闭，且源极714经由第一晶体管740供应能量至负载714与电感器744。另外，在低压侧导电周期期间，第二晶体管742被关闭，且流过第二晶体管742的电流如能量般由电感器744供应。所产生的输出电压Vout为大体直流电压。虽然以降压转换器图示说明，也可使用升压转换器、升降压转换器（buck-boost converter），或其他转换器拓朴。
切换调节器还包含用以控制切换电路716的操作的控制器718、高压侧驱动器780，以及低压侧驱动器782。第一控制线730将高压侧晶体管740连接至高压侧驱动器780，且第二控制线732将低压侧晶体管742连接至低压侧驱动器782。高压侧驱动器与低压侧驱动器是通过控制线784与控制线786各别连接至控制器718。控制器718使切换电路716在高压侧导电期间与低压侧导电期间之间交替，以产生具有方波的在中间端722处的中间电压Vint。控制器718还可包含回馈电路（未图示），回馈电路量测输出电压与穿过输出端的电流。虽然控制器718通常为脉冲宽度调制器，但本发明还可应用至其他调变方案，诸如脉冲频率调变。
已描述了数个具体实施例。但是，将了解可在不脱离本发明精神与范围下进行各种修改。例如，可在n型基板上制造LDMOS晶体管或装置100、300。在此实施中，可在n型基板上沉积（或长晶）SOI（硅晶绝缘体）层。其他具体实施例是位于下揭权利要求书的范围中。

Claims (26)

1.一种晶体管，包含：
n型阱，所述n型阱植入于基板中；
源极区域，所述源极区域包含在所述n型阱中的p型本体区域，以及在所述p型本体区域中的n+区域与p+区域；
漏极区域，所述漏极区域包含n+区域；以及
双栅极，所述双栅极位于所述源极区域与所述漏极区域之间，所述双栅极包含在接近于所述源极区域的一侧上的第一栅极，以及在接近于所述漏极区域的一侧上的第二栅极，所述第一栅极与所述第二栅极以预定距离分隔，所述预定距离足以使所述栅极与所述漏极之间的电容至少15%低于除了所述第一栅极与所述第二栅极为相邻以外，具有相同的单位晶格大小及配置的晶体管的电容。
2.如权利要求1所述的晶体管，其中所述预定距离是小于0.5μm。
3.如权利要求1所述的晶体管，其中在所述栅极与所述漏极之间的电容是约为总和漏极电容的50%，且在所述栅极与所述漏极之间的电容至少15%低于除了所述第一栅极与第二栅极为相邻以外，具有相同的单位晶格大小及配置的所述晶体管的所述电容。
4.如权利要求1所述的晶体管，其中所述第一栅极包含第一栅极氧化层，且所述第二栅极包含厚于所述第一栅极氧化层的第二栅极氧化层。
5.如权利要求4所述的晶体管，其中所述第一栅极氧化层具有小于约100埃的第一厚度，且所述第二栅极氧化层具有第二厚度，所述第二厚度至少为所述第一厚度的五倍。
6.如权利要求4所述的晶体管，其中所述第一栅极氧化层部分地重叠所述第一n+区域与所述p型本体区域。
7.如权利要求4所述的晶体管，其中所述第二栅极氧化层部分地重叠所述第二n+区域与所述n掺杂浅漏极。
8.如权利要求1所述的晶体管，其中所述p型本体区域包含：
第一植入区域，所述第一植入区域具有第一深度、第一横向展开，以及p型杂质的第一浓度；以及
第二植入区域，所述第二植入区域具有第二深度、第二横向展开，以及所述p型杂质的第二浓度，其中所述第二深度是小于所述第一深度、所述第二横向展开是大于所述第一横向展开，且所述第二浓度是高于所述第一浓度，其中所述p+区域与所述n+区域是邻接所述第二植入区域。
9.一种晶体管，包含：
n型阱，所述n型阱植入于基板中；
源极区域，所述源极区域包含在所述n型阱中的p型本体区域，以及在所述p型本体区域中的n+区域与p+区域；
漏极区域，所述漏极区域包含n+区域；以及
双栅极，所述双栅极位于所述源极区域与所述漏极区域之间，所述双栅极包含在接近于所述源极区域的一侧上的第一栅极，以及在接近于所述漏极区域的一侧上的第二栅极，所述第一栅极与所述第二栅极以预定距离分隔，所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间被保持于第一电压或为浮接，所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间为浮接或被保持于不同的第二电压。
10.如权利要求9所述的晶体管，其中所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间被保持于第一电压。
11.如权利要求10所述的晶体管，其中所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间被保持于不同的第二电压。
12.如权利要求10所述的晶体管，其中所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间为浮接。
13.如权利要求9所述的晶体管，其中所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间为浮接。
14.如权利要求9所述的晶体管，其中所述第一电压与所述第二电压之间的差异，足以使所述栅极与所述漏极之间的电容，至少15%低于具有相同的配置及单位晶格大小，且于所述关闭状态期间对所述第一栅极与所述第二栅极施加相同电压的晶体管的电容。
15.如权利要求14所述的晶体管，其中在所述栅极与所述漏极之间的电容是约为总和漏极电容的50%，且在所述栅极与所述漏极之间的电容至少20%低于具有相同的配置及单位晶格大小，且于所述关闭状态期间对所述第一栅极与所述第二栅极施加相同电压的晶体管的电容。
16.如权利要求10所述的晶体管，其中所述电压差异在关闭状态中可大体位在0至6V的范围中或为三态，且所述电压差异在开启状态中可大体位在0至12V的范围中或为三态。
17.如权利要求9所述的晶体管，其中在所述关闭状态期间所述第一栅极是连接至地，且第二电压是约为0至6V。
18.如权利要求9所述的晶体管，其中在所述关闭状态期间所述第一电压是约为0，且第二电压是约为0至2V或为三态。
19.如权利要求9所述的晶体管，其中所述预定距离是小于0.5μm。
20.如权利要求19所述的晶体管，其中第一电压、第二电压，与预定距离可经配置，以使在所述栅极与所述漏极之间的电容是至少25%低于具有相同配置与单元晶格大小，且所述第一栅极与所述第二栅极为相邻且操作于相同电压的晶体管的电容。
21.如权利要求9所述的晶体管，其中所述第二氧化栅极层是厚于所述第一栅极氧化层。
22.如权利要求21所述的晶体管，其中所述第一栅极氧化层具有小于约100埃的第一厚度，且所述第二栅极氧化层具有第二厚度，所述第二厚度至少为所述第一厚度的五倍。
23.如权利要求9所述的晶体管，其中所述p型本体区域包含：
第一植入区域，所述第一植入区域具有第一深度、第一横向展开，以及p型杂质的第一浓度；以及
第二植入区域，所述第二植入区域具有第二深度、第二横向展开，以及所述p型杂质的第二浓度，其中所述第二深度是小于所述第一深度、所述第二横向展开是大于所述第一横向展开，且所述第二浓度是高于所述第一浓度，其中所述p+区域与所述n+区域是邻接所述第二植入区域。
24.如权利要求9所述的晶体管，其中所述p型本体区域的栅极侧边缘是与所述第二栅极的所述源极侧边缘自对准。
25.如权利要求9所述的晶体管，更进一步包含：植入于所述漏极区域中的n掺杂浅漏极。
26.如权利要求25所述的晶体管，其中所述n掺杂浅漏极的栅极侧边缘是与所述第一栅极的所述漏极侧边缘自对准。
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