CN102867741B - 半导体的制造方法 - Google Patents
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Abstract
一种半导体的制造方法。于一蚀刻机台中提供一基底，基底上形成有多个第一导体图案、一阻障层以及一图案化绝缘层，其中第一导体图案之间具有多个第一开口，阻障层覆盖第一导体图案的表面与第一开口的表面，图案化绝缘层形成于第一导体图案上且具有多个第二开口，第二开口暴露出位于第一导体图案的顶角上的阻障层，且各第二开口与对应的第一开口连通。于阻障层上沉积一聚合物层，其中位于第一导体图案的顶角上的聚合物层厚度大于位于第一开口的底部上的聚合物层厚度。进行一蚀刻工艺，以移除位于第一开口的底部上的聚合物层与阻障层。
Description
技术领域
本发明涉及一种半导体的制造方法。
背景技术
随着科技的进步，电子元件的制造朝向高积集度，以符合电子元件轻、薄、短、小的趋势。提高积集度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来达成。
一般来说，会在栅极之间形成与位元线电性连接的接触插塞，且于栅极表面形成阻障层以与接触插塞保持电性绝缘。详言之，于基底上形成栅极及栅极之间的开口后，会于基底上形成一阻障层，以全面覆盖栅极表面以及开口侧壁与底部的表面。接着，移除开口底部上的阻障层，使开口暴露出位元线，然后于开口中形成与位元线电性连接的接触插塞。然而，在上述工艺中，用以移除开口底部上的阻障层的蚀刻工艺通常会一并移除位于栅极的顶角处的阻障层，使得栅极的顶角处的阻障层圆化(rounding)或者是使得栅极被暴露出来。如此一来，后续填入开口的接触插塞可能会与栅极的顶角处接触而电性连接，导致栅极与位元线短路。
发明内容
本发明提供一种半导体的制造方法，以避免导体图案表面的阻障层受到破坏。
本发明提供一种半导体的制造方法。于一蚀刻机台中提供一基底，基底上形成有多个第一导体图案、一阻障层以及一图案化绝缘层，其中第一导体图案之间具有多个第一开口，阻障层覆盖第一导体图案的表面与第一开口的表面，图案化绝缘层形成于第一导体图案上且具有多个第二开口，第二开口暴露出位于第一导体图案的顶角上的阻障层，且各第二开口与对应的第一开口连通。于阻障层上沉积第一聚合物层与第二聚合物层，其中第一聚合物层位于第一导体图案的顶角上，第二聚合物层位于第一开口的底部上，且第一聚合物层的厚度大于第二聚合物层的厚度。进行一蚀刻工艺，以移除位于第一开口的底部上的第二聚合物层与阻障层。
在本发明的一实施例中，上述的蚀刻工艺会同时移除位于第一导体图案的顶角上的第一聚合物层。
在本发明的一实施例中，进行蚀刻工艺后，还包括移除残留于第一导体图案的顶角上的第一聚合物层。
在本发明的一实施例中，进行蚀刻工艺后，上述的蚀刻工艺实质上未蚀刻第一导体图案的顶角上的阻障层。
在本发明的一实施例中，上述的第一导体图案的顶角上的第一聚合物层的厚度介于1nm至5nm。
在本发明的一实施例中，上述的第一导体图案的顶角上的阻障层的厚度介于5nm至15nm。
在本发明的一实施例中，上述的基底中还形成有多个第二导体图案，于进行蚀刻工艺后，各第一开口暴露出对应的一第二导体图案。
在本发明的一实施例中，进行蚀刻工艺后，还包括于第一开口中形成一接触插塞，接触插塞藉由阻障层与第一导体图案保持电性绝缘，且接触插塞与对应的第二导体图案电性连接。
在本发明的一实施例中，上述的沉积第一聚合物层与第二聚合物层时，将蚀刻机台的压力设定为50毫托(mTorr)至150毫托(mTorr)。
在本发明的一实施例中，上述的沉积第一聚合物层与第二聚合物层的方法包括使用氟化硅与氯化硅气体。
在本发明的一实施例中，上述的第一聚合物层与第二聚合物层的材料包括碳氢化合物。
在本发明的一实施例中，上述的阻障层的材料包括低压四乙氧基硅烷(LP-TEOS)。
在本发明的一实施例中，上述的蚀刻工艺包括一电浆蚀刻工艺。
在本发明的一实施例中，上述的蚀刻工艺包括使用含氟电浆。
基于上述，在本发明的半导体的制造方法中，于蚀刻机台中形成聚合物层，使得形成于导体图案的顶角上的聚合物层厚度大于形成于开口底部上的聚合物层厚度。如此一来，在移除开口底部的阻障层时，导体图案的顶角上的阻障层能被形成于其上的聚合物层保护，以避免受到破坏，使得阻障层能对导体图案提供良好的绝缘。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1E为依照本发明的一实施例的一种半导体的制造方法的流程示意图。
附图标记：
100：基底
110、114：导体图案
112：顶角
120、142：开口
122：底部
130：阻障层
140：图案化绝缘层
150、152：聚合物层
160：接触插塞
t1、t2：厚度
具体实施方式
图1A至图1E为依照本发明的一实施例的一种半导体的制造方法的流程示意图。请参照图1A，于蚀刻机台中提供基底100，基底100上形成有多个第一导体图案110、阻障层130以及图案化绝缘层140。第一导体图案110之间具有多个第一开口120，阻障层130覆盖第一导体图案110表面与第一开口120表面。图案化绝缘层140形成于第一导体图案110上且具有多个第二开口142，第二开口142暴露出位于第一导体图案110的顶角112上的阻障层130，且各第二开口142与对应的第一开口120连通。在本实施例中，基底100中例如是形成有多个第二导体图案114，各第一开口120暴露出对应的第二导体图案114。第一导体图案110例如是栅极，第二导体图案114例如是位元线。阻障层130的材料例如是低压四乙氧基硅烷(LP-TEOS)。图案化绝缘层140的材料例如是硼磷硅玻璃(Borophosphosilicate glass，BPSG)。
请参照图1B，于阻障层130上沉积第一聚合物层150与第二聚合物层152，其中第一聚合物层150位于第一导体图案110的顶角112上，第二聚合物层152位于第一开口120的底部122上，且第一聚合物层150的厚度t1大于第二聚合物层152的厚度t2。特别注意的是，此步骤是在蚀刻机台中进行。一般来说，于蚀刻机台中以沉积工艺所形成的膜层通常具有阶梯覆盖率不佳的缺点，因此所形成的膜层通常会具有不一致的厚度。因此，在本实施例中，沉积于导体图案110的顶角112上的聚合物层150的厚度会大于沉积于第一开口120的底部122上的聚合物层152的厚度t2。换言之，本发明是利用蚀刻机台的特性进行原位沉积工艺(in-situ deposition process)，以轻易地获得在导体图案110的顶角112与第一开口120的底部122上具有不同厚度t1、t2的聚合物层150、152。在本实施例中，聚合物层150、152的沉积方法例如是电浆沉积工艺，诸如使用氟化硅(SiFx)与氯化硅(SiClx)等沉积气体。聚合物层150、152的材料例如是碳氢化合物。蚀刻机台的压力例如是设定为50毫托(mTorr)至150毫托(mTorr)。在本实施例中，聚合物层150的厚度t1例如是介于1nm至5nm，较佳为3nm至5nm，以及聚合物层152的厚度t2例如是介于1nm至3nm。
请参照图1C，进行蚀刻工艺，以移除位于第一开口120的底部122上的聚合物层152与阻障层130。在本实施例中，蚀刻工艺例如是电浆蚀刻工艺，其包括使用含氟电浆。在本实施例中，蚀刻工艺例如是还移除位于第一导体图案110的顶角112上的部分聚合物层150。由于第一导体图案110的顶角112上的聚合物层150的厚度t1大于位于第一开口120的底部122上的聚合物层152的厚度t2，因此蚀刻工艺仅会移除部份聚合物层150或实质上移除所有聚合物层150。也就是说，聚合物层150至少在蚀刻工艺期间能保护阻障层130而保留下实质上完整的阻障层130。换言之，较厚的聚合物层150在此步骤中作为牺牲层，以保护其下方的阻障层130不被破坏，进而避免暴露出第一导体图案110。在本实施例中，位于第一导体图案110的顶角112上的阻障层130的厚度例如是约5nm至15nm。
请参照图1D，在本实施例中，于进行蚀刻工艺后，还包括移除残留于第一导体图案110的顶角112上的聚合物层150。在本实施例中，移除残留的聚合物层150的方法例如是灰化工艺。
请参照图1E，然后，将半导体元件转移至沉积机台中，于第一开口120中形成接触插塞160，接触插塞160藉由阻障层130与第一导体图案110保持电性绝缘，且接触插塞160与对应的第二导体图案114电性连接。在本实施例中，接触插塞160的材料例如是钨(W)，其形成方法例如是化学气相沉积工艺。
在本实施例中，是在蚀刻机台中于阻障层130上形成聚合物层150、152，使得沉积于导体图案110的顶角112上的聚合物层150的厚度t1会大于沉积于第一开口120的底部122上的聚合物层152的厚度t2。如此一来，在移除第一开口120的底部122上的阻障层130以暴露出第二导体图案114的步骤中，聚合物层150能保护导体图案110的顶角112上的阻障层130，使得该处的阻障层130具有实质上完整的结构与适当的厚度。换言之，聚合物层150能避免导体图案110的顶角112上的阻障层130发生圆化或变薄，进而避免暴露出导体图案110。因此，阻障层130能为第一导体图案110与接触插塞160提供良好的电性绝缘，使得第一导体图案110与第二导体图案114亦保持电性绝缘，以避免因第一导体图案110暴露而与第二导体图案114发生短路。如此一来，半导体元件具有较佳的元件特性。特别是，本实施例是利用于蚀刻机台中进行的原位沉积工艺具有阶梯覆盖率不佳的特性，以达到形成厚度具有差异的聚合物层的目的。换言之，本实施例的半导体的制造方法具有步骤简单与无需添购额外设备的优点，且能与现有工艺相结合，以增加工艺裕度(诸如cap-nitride increased)并不会使制作成本大幅增加。
值得注意的是，虽然本实施例是以形成暴露第二导体图案114的开口为例，但本发明不限于此，换言之，本发明适用于任何需移除部分阻障层以形成开口的半导体的制造方法中，以避免其余阻障层受损而影响半导体元件的特性。
综上所述，在本发明的半导体的制造方法中，于蚀刻机台中形成聚合物层，使得形成于导体图案的顶角上的聚合物层厚度大于形成于开口底部上的聚合物层厚度。如此一来，在移除开口底部的阻障层时，导体图案的顶角上的聚合物层能保护该处的阻障层，以避免阻障层受到破坏而圆化或变薄，使得阻障层能对导体图案提供良好的绝缘，进而提升半导体元件的元件特性。特别是，本发明是利用于蚀刻机台中进行的原位沉积工艺具有阶梯覆盖率不佳的特性，以达到形成厚度具有差异的聚合物层的目的。换言之，本发明的半导体的制造方法具有步骤简单与无需添购额外设备的优点，且能与现有工艺相结合，以增加工艺裕度并不会使制作成本大幅增加。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。
Claims (14)
1.一种半导体的制造方法，其特征在于包括：
于蚀刻机台中提供基底，所述基底上形成有多个第一导体图案、阻障层以及图案化绝缘层，其中所述多个第一导体图案之间具有多个第一开口，所述阻障层覆盖所述多个第一导体图案的表面与所述多个第一开口的表面，所述图案化绝缘层形成于所述多个第一导体图案上且具有多个第二开口，所述多个第二开口暴露出位于所述多个第一导体图案的顶角上的所述阻障层，且各所述第二开口与对应的第一开口连通；
于所述阻障层上沉积第一聚合物层与第二聚合物层，其中所述第一聚合物层位于所述多个第一导体图案的顶角上，所述第二聚合物层位于所述多个第一开口的底部上，且所述第一聚合物层的厚度大于所述第二聚合物层的厚度；以及
进行蚀刻工艺，以移除位于所述多个第一开口的底部上的所述第二聚合物层与位于所述多个第一开口的底部上的所述阻障层。
2.根据权利要求1所述的半导体的制造方法，其特征在于所述蚀刻工艺会同时移除位于所述多个第一导体图案的顶角上的所述第一聚合物层。
3.根据权利要求1所述的半导体的制造方法，其特征在于进行所述蚀刻工艺后，还包括移除残留于所述多个第一导体图案的顶角上的所述第一聚合物层。
4.根据权利要求1所述的半导体的制造方法，其特征在于所述蚀刻工艺实质上未蚀刻所述多个第一导体图案的顶角上的所述阻障层。
5.根据权利要求4所述的半导体的制造方法，其特征在于所述多个第一导体图案的顶角上的所述第一聚合物层的厚度介于1nm至5nm。
6.根据权利要求4所述的半导体的制造方法，其特征在于所述多个第一导体图案的顶角上的所述阻障层的厚度介于5nm至15nm。
7.根据权利要求1所述的半导体的制造方法，其特征在于所述基底中还形成有多个第二导体图案，于进行所述蚀刻工艺后，各所述第一开口暴露出对应的第二导体图案。
8.根据权利要求7所述的半导体的制造方法，其特征在于进行所述蚀刻工艺后，还包括于各所述第一开口中形成接触插塞，所述接触插塞藉由所述阻障层与所述第一导体图案保持电性绝缘，且所述接触插塞与对应的所述第二导体图案电性连接。
9.根据权利要求1所述的半导体的制造方法，其特征在于沉积所述第一聚合物层与所述第二聚合物层时，将所述蚀刻机台的压力设定为50毫托至150毫托。
10.根据权利要求1所述的半导体的制造方法，其特征在于沉积所述第一聚合物层与所述第二聚合物层的方法包括使用氟化硅与氯化硅气体。
11.根据权利要求1所述的半导体的制造方法，其特征在于所述第一聚合物层与所述第二聚合物层的材料包括碳氢化合物。
12.根据权利要求1所述的半导体的制造方法，其特征在于所述阻障层的材料包括低压四乙氧基硅烷。
13.根据权利要求1所述的半导体的制造方法，其特征在于所述蚀刻工艺包括电浆蚀刻工艺。
14.根据权利要求1所述的半导体的制造方法，其特征在于所述蚀刻工艺包括使用含氟电浆。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |