CN102804253B - 移位寄存器 - Google Patents

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Abstract

一种移位寄存器，在使用同时选择信号(AONB)信号来进行多个信号线的同时选择的显示驱动电路中使用，上述移位寄存器的各级包括：置位复位型的触发器；和有选择地获取与该触发器的输出相应的信号来生成本级的输出信号的信号生成电路，上述移位寄存器的各级的输出信号(例如OUTn信号)通过同时选择信号的有效化而变得有效，在进行上述同时选择的期间中有效，上述触发器的输出(Qn信号)，在置位用信号(SBn)和复位用信号(Rn)均有效的期间中无效(Low)。这样，能够迅速地进行所有信号线的同时选择和移位寄存器的初始化。

Description

移位寄存器
技术领域
本发明涉及移位寄存器和各种显示驱动器。
背景技术
专利文献1(参照图34)公开了一种将栅极驱动器所含的移位寄存器的各级的输出输入到NAND电路，并对该NAND电路输入DCG信号，将NAND电路的输出供给到扫描信号线的结构。该结构中，只要在液晶显示装置的电源开/关时使DCG信号有效(active)，就能够同时选择所有扫描信号线，对所有像素写入Vcom(共用电极电位)。
此外，专利文献2(参照图35)公开了一种在栅极驱动器所含的移位寄存器的各级中设置置位复位(set-reset)型触发器(flip-flop)和包括模拟开关43和N沟道晶体管45的选通电路(gatecircuit)，对模拟开关43输入时钟信号CK，并将N沟道晶体管44的源极连接到VSS，将各级的输出供给到扫描信号线的结构。该结构中，在液晶显示装置的电源开/关时，只要将时钟信号CK固定为有效并同时使移位寄存器的初级(第一级)的置位信号(setsignal)有效(为了使所有级的输出信号有效)，就能够同时选择所有扫描信号线，对所有像素写入Vcom(共用电极电位)。
现有技术文献
专利文献
专利文献1：日本公开专利公报“特开2000-347627号(公开日2000年12月15日)”
专利文献2：国际公开专利公报“WO2007/108177(公开日2007年9月27日)”
发明内容
发明要解决的问题
上述现有的栅极驱动器中，在同时选择所有扫描信号线后，需要将移位寄存器的各级的触发器初始化(使输出无效)，存在电源开/关时的准备时间长的问题。
本发明的目的在于，提供一种能够迅速地进行多个信号线的同时选择和移位寄存器的初始化的移位寄存器和各种驱动器。
解决问题的手段
本移位寄存器的特征在于，该移位寄存器例如是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，上述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用该触发器的输出来生成本级的输出信号的信号生成电路，各级的输出信号，通过上述同时选择信号的有效化而变得有效(active)，在进行上述同时选择的期间中有效，上述触发器的输出，在置位用信号和复位用信号均有效的期间中无效(inactive)。
同时选择的期间中，由于各级的输出信号变得有效，因此输入到各触发器的置位用信号和复位用信号均有效。上述结构中，由于使用了在置位用信号和复位用信号均有效的期间中无效的触发器，因此在同时选择的期间中各级的触发器被初始化(无效化)。即，移位寄存器在同时选择的期间中被初始化，能够迅速地完成同时选择和移位寄存器的初始化。此外，不需要移位寄存器的初始化用信号的生成、发送的结构，能够使包含移位寄存器的各种驱动器小型化。
发明的效果
如上所述，能够迅速地进行多个信号线的同时选择和移位寄存器的初始化。
附图说明
图1是表示本发明实施方式1的液晶显示装置的结构的示意图。
图2是表示图1所示的液晶显示装置的移位寄存器的一部分的电路图。
图3是图2所示的移位寄存器的触发器的电路图(a)和真值表(b)。
图4是表示图1的液晶显示装置的驱动方法的时序图。
图5是表示本发明实施方式1的液晶显示装置的另一个结构的示意图。
图6是表示本发明实施方式1的液晶显示装置的又一个结构的示意图。
图7是表示图6所示的液晶显示装置的移位寄存器的各级的电路图。
图8是表示图6的液晶显示装置的驱动方法的时序图。
图9是表示图6所示的液晶显示装置的移位寄存器的各级的电路图。
图10是表示本发明实施方式2的液晶显示装置的结构的示意图。
图11是表示图10所示的液晶显示装置的移位寄存器的一部分的电路图。
图12是图11所示的移位寄存器的触发器的电路图(a)和真值表(b)。
图13是表示图10的液晶显示装置的驱动方法的时序图。
图14是表示本发明实施方式2的液晶显示装置的另一个结构的示意图。
图15是表示图14所示的液晶显示装置的移位寄存器的一部分的电路图。
图16是表示图14的液晶显示装置的驱动方法的时序图。
图17是表示图15的NAND的具体结构的电路图。
图18是表示图10、图14的移位寄存器所含的触发器的另一个电路图(a)和真值表(b)。
图19是表示图10、图14的移位寄存器所含的触发器的另一电路图(a)和真值表(b)。
图20是表示图10、图14的移位寄存器所含的触发器的另一个电路图(a)和真值表(b)。
图21是表示本发明实施方式2的液晶显示装置的又一个结构的示意图。
图22是表示图21所示的液晶显示装置的移位寄存器的一部分的电路图。
图23是表示图21的液晶显示装置的驱动方法的时序图。
图24是表示图22的NOR的具体结构的电路图。
图25是表示本发明实施方式3的液晶显示装置的结构的示意图。
图26是表示图25所示的液晶显示装置的移位寄存器的各级的电路图。
图27是表示图25所示的液晶显示装置的G-CS驱动器的D锁存电路的电路图。
图28是表示图25的液晶显示装置的驱动方法的时序图。
图29是表示图25的液晶显示装置的驱动方法的时序图。
图30是表示本发明实施方式4的液晶显示装置的结构的示意图。
图31是表示图30的液晶显示装置的驱动方法的时序图。
图32是表示图30的液晶显示装置的驱动方法的时序图。
图33是表示图15所示的液晶显示装置的移位寄存器的各级的电路图。
图34是表示现有的移位寄存器的结构的电路图。
图35是表示现有的移位寄存器的结构的电路图。
具体实施方式
以下，基于图1～图33对本发明的实施方式进行说明。其中，在以下说明中，对置位复位型触发器(以下适宜地简称为FF)的置位用端子(S端子或SB端子)输入置位用信号(S信号或SB信号)，对复位用端子(R端子或RB端子)输入复位用信号(R信号或RB信号)，从输出端子(Q端子)输出Q信号，从反转输出端子(QB端子)输出QB信号。此外，设高电位侧电源(VDD)的电位为Vdd(以下适宜地记为High)，低电位侧电源(VSS)的电位为Vss(以下适宜地记为Low)。S信号(置位信号)、R信号(复位信号)和Q信号(输出信号)是有效时为High的信号，SB信号(反转(反相)置位信号)、RB信号(反转复位信号)和QB(反转输出信号)是有效时为Low的信号。
[实施方式1]
图1是表示本发明的液晶显示装置3a的结构的电路图。液晶显示装置3a具有显示部DAR、栅极驱动器GD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器GD供给AONB信号(全部ON(导通)信号)、栅极启动脉冲GSP、栅极导通使能信号(gateonenable)GOE和栅极时钟信号GCK1B、GCK2B。此外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极驱动器GD中包含包括多个级的移位寄存器SR。以下适宜地将移位寄存器的i级(i＝1……n-1、n、n+1……)简称为i级SRi。
来自移位寄存器的i级SRi的输出信号(OUT信号)，经由缓存(buffer)供给到显示部DAR的扫描信号线Gi。例如，n级SRn的OUT信号经由缓存供给到扫描信号线Gn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)。
此外，与一根数据信号线对应地设置有一个模拟开关asw和一个反转器(inverter)，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。
图2是表示移位寄存器SR的一部分的具体结构的电路图。如该图所示，移位寄存器的各级包括：具备SB端子和R端子的置位复位型触发器FF；两个模拟开关ASW1、ASW2；NAND；两个反转器；CKB端子；ONB端子；和OUT端子，其中，触发器FF的Q端子与模拟开关ASW1的P沟道侧栅极、模拟开关ASW2的N沟道侧栅极以及反转器的输入连接，该反转器的输出与模拟开关ASW1的N沟道侧栅极和模拟开关ASW2的P沟道侧栅极连接，模拟开关ASW1的一个导通电极与VDD连接，并且，模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASW1的另一个导通电极、模拟开关ASW2的另一个导通电极和NAND的一个输入连接，NAND的另一个输入和ONB端子连接，NAND的输出和作为该级的输出端子的OUT端子连接。
在移位寄存器SR中，各级的OUT端子经由反转器与下一级的SB端子连接，下一级的OUT端子与本级的R端子连接。例如，n级SRn的OUT端子经由反转器与(n+1)级SRn+1的SB端子连接，(n+1)级SRn+1的OUT端子与n级SRn的R端子连接。另外，移位寄存器SR的初级SR1的SB端子被输入GSPB信号。并且，栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。例如，n级SRn的CKB端子与GCK2B信号线连接，(n+1)级SRn+1的CKB端子与GCK1B信号线连接。
图2的触发器FF使用图3所示的FF1。如该图所示，触发器FF1包括：构成CMOS电路的P沟道晶体管p84和N沟道晶体管n84；构成CMOS电路的P沟道晶体管p85和N沟道晶体管n85；P沟道晶体管p81、p82、p83；N沟道晶体管n82、n83；SB端子；R端子；和Q端子、QB端子，其结构中，p84的栅极、n84的栅极、p85的漏极、n85的漏极和QB端子连接，并且p84的漏极、n84的漏极、p81的漏极、n82的漏极、p85的栅极、n85的栅极和Q端子连接，n84的源极和n83的漏极连接，p84的源极和p83的漏极连接，p81的源极和p82的漏极连接，SB端子与p82的栅极和n83的栅极连接，R端子与n82的栅极、p81的栅极和p83的栅极连接，n85的源极与VSS连接，p82、p83和p85的源极与VDD连接，n82和n83的源极与VSS连接。此处，p84、n84、p85和n85构成锁存电路LC，p82作为置位晶体管ST作用，n82作为复位晶体管RT作用，p83和n83分别作为锁存解除晶体管LRT作用，p81作为优先决定晶体管PDT作用。
图3(b)是FF1的真值表。如图3(b)所示，FF1的Q信号，在SB信号为High(无效)且R信号为High(有效)的期间中为Low(无效)，在SB信号为High(无效)且R信号为Low(无效)的期间中为保持状态，在SB信号为Low(有效)且R信号为High(有效)的期间中为Low(无效)，在SB信号为Low(有效)且R信号为Low(无效)的期间中为High(有效)。触发器FF1中，在SB信号和R信号均有效的情况下，n82导通，Q信号为Vss(Low)，R信号(复位)优先。
图4是表示液晶显示装置3a的驱动方法的时序图。其中，图中AONB意味着AONB信号(全部ON(导通)信号)，GSPB意味着反转栅极启动脉冲信号，GCK1B意味着GCK1B信号，GCK2B意味着GCK2B信号，SBi、Ri、Qi和OUTi(i＝n-1、n、n+1)分别意味着i级SRi中的SB信号(SB端子的电位)、R信号(R端子的电位)、Q信号(Q端子的电位)和OUT信号(OUT端子的电位)。
液晶显示装置3a中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，移位寄存器SR的各级中，NAND的一个输入为Low，NAND的输出为High。由此，所有级的OUT信号为有效(High)，所有扫描信号线被选择。另外，此时与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。此外，输入到各级的FF的SB信号为有效(Low)且R信号也为有效(High)，所以FF的Q信号为无效(Low)。这是因为，在触发器FF中在SB信号和R信号同时有效时R信号(复位)优先。在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器SR的各FF的Q信号为无效(Low)的状态。
此外，在液晶显示装置3a的移位寄存器SR中，在各垂直扫描期间(各帧显示时)进行以下的动作。即，当输入到本级的SB信号成为有效(＝Low)时，本级的FF被置位，Q信号成为High(有效)，经由模拟开关ASW2，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUT信号成为有效(High)且下一级的SB信号成为有效。由此，下一级的FF的OUT信号成为有效，将GCKB信号获取到下一级中。当下一级的GCKB信号成为有效(＝Low)时，本级的FF被复位，Q信号成为Low(无效)，模拟开关ASW1导通。由于此时AOB信号为High，所以本级的NAND的输入均成为High，输出成为Low。由此，本级的OUT信号成为Low(无效)(被初始化)。
液晶显示装置3a中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前或显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。并且，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现栅极驱动器的小型化。
图5是表示在源极驱动器侧使用图1的移位寄存器SR的液晶显示装置3b的结构的电路图。该结构中，移位寄存器SR的初级被输入源极启动脉冲SSP，并且各级的CKB端子被输入反转源极时钟信号SCK1B或SCK2B。此外，从i级SRi输出的OUT信号被供给到采样电路SAC，从该OUT信号采样的数据经由DAC供给到显示部DAR的数据信号线SLi。例如，n级SRn的OUT信号被供给到采样电路SAC，从该OUT信号采样的数据经由DAC供给到显示部DAR的数据信号线SLn。显示部DAR中，数据信号线SLn与和PIXn内的像素电极连接的晶体管的源极连接。
图6是表示由液晶显示装置3a变形而得的液晶显示装置3c的结构的电路图。液晶显示装置3c中，来自移位寄存器的i级SRi的输出信号(OUTB信号)，经由反转器供给到显示部DAR的扫描信号线Gi。例如，n级SRn的OUTB信号经由反转器供给到扫描信号线Gn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)。
图7是表示移位寄存器SR的i级SRi的结构的电路图。如该图所示，i级SRi包括：具备SB端子和R端子的置位复位型触发器FF；两个模拟开关ASW3、ASW4；AND；反转器；CKB端子；ONB端子；和OUTB端子，其中，触发器FF的Q端子与模拟开关ASW3的P沟道侧栅极、模拟开关ASW4的N沟道侧栅极以及反转器的输入连接，该反转器的输出与模拟开关ASW3的N沟道侧栅极和模拟开关ASW4的P沟道侧栅极连接，模拟开关ASW3的一个导通电极与VDD连接，并且，模拟开关ASW4的一个导通电极与CKB端子连接，模拟开关ASW3的另一个导通电极、模拟开关ASW4的另一个导通电极和AND的一个输入连接，AND的另一个输入和ONB端子连接，AND的输出与作为该级的输出端子的OUTB端子连接。
在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接，下一级的OUTB端子经由反转器与本级的R端子连接。例如，n级SRn的OUTB端子与(n+1)级SRn+1的SB端子连接，(n+1)级SRn+1的OUTB端子经由反转器与n级SRn的R端子连接。另外，移位寄存器SR的初级SR1的SB端子被输入GSPB信号。并且，栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。例如，n级SRn的CKB端子与GCK2B信号线连接，(n+1)级SRn+1的CKB端子与GCK1B信号线连接。
图8是表示液晶显示装置3c的驱动方法的时序图。液晶显示装置3c中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，移位寄存器SR的各级中，AND的一个输入为Low，AND的输出为Low。由此，所有级的OUTB信号为有效(Low)，所有扫描信号线被选择。另外，此时与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。此外，输入到各级的SB信号为有效(Low)且R信号也为有效(High)，所以FF的Q信号为无效(Low)。这是因为，在触发器FF中，在SB信号和R信号同时有效时R信号(复位)优先，Q信号成为无效。在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器的各级中设置的FF的Q输出为无效(Low)的状态。
此外，在液晶显示装置3c的移位寄存器SR中，在各垂直扫描期间(各帧显示时)进行以下的动作。即，当输入到本级的SB信号成为有效(＝Low)时，本级的FF被置位，Q信号成为High(有效)，经由模拟开关ASW4，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(Low)且下一级的SB信号成为有效。由此，下一级的FF的OUTB信号成为有效，将GCKB信号获取到下一级中。此处，当下一级的GCKB信号成为有效(＝Low)时，本级的FF被复位，Q信号成为Low(无效)，模拟开关ASW3导通。由于此时AON信号为High，所以本级的AND的输入均成为High，输出成为High。由此，本级的OUTB信号成为High(无效)。
液晶显示装置3c中，除了与液晶显示装置3a相同的效果之外，还能够获得以下效果。即，当AOB信号恢复无效时(从所有扫描信号线的同时选择恢复时)，输入到触发器FF的SB信号和R信号均恢复到无效，但由于OUTB端子与R端子之间存在反转器，所以R信号的恢复比SB信号的恢复延迟。由此，当AOB信号恢复无效时(由于SB信号的恢复比R信号的恢复延迟)，能够防止无意间被置位而触发器FFa成为有效。
液晶显示装置3c的移位寄存器SR的i级SRi也能够采用图9的结构。如图9所示，移位寄存器的i级SRi包括：具备SB端子和R端子的触发器FF；模拟开关ASW5、ASW6；ONB端子；CKB端子；和OUTB端子，其中，触发器FF的QB端子与模拟开关ASW5的N沟道侧栅极和模拟开关ASW6的P沟道侧栅极连接，FF的Q端子与模拟开关ASW5的P沟道侧栅极和模拟开关ASW6的N沟道侧栅极连接，作为该级的输出端子的OUTB端子、模拟开关ASW5的一个导通电极和模拟开关ASW6的一个导通电极连接，模拟开关ASW5的另一个导通电极和ONB端子连接，模拟开关ASW6的另一个导通电极和时钟信号输入用的CKB端子连接。
在移位寄存器的i级SRi采用图9的结构的情况下，当AONB信号在规定期间内有效(Low)时，移位寄存器SR的各级中，AON信号经由ASW5从OUTB端子输出，OUTB信号成为Low(有效)。由此，所有扫描信号线被选择。另外，此时与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。此外，输入到各级的SB信号为有效(Low)且R信号也为有效(High)，所以FF的Q信号为无效(Low)(因此，ASW5维持导通)。在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器的各级中设置的FF的Q输出为无效(Low)的状态。
此外，在图9的i级SRi中，当各垂直扫描期间中本级的SB信号成为有效(＝Low)时，本级的FF被置位，Q信号成为High(有效)，经由模拟开关ASW6，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(Low)且下一级的SB信号成为有效。由此，下一级的FF的OUTB信号成为有效，将GCKB信号获取到下一级中。此处，当下一级的GCKB信号成为有效(＝Low)时，本级的FF被复位，Q信号成为Low(无效)，模拟开关ASW5导通。由于此时AON信号为High，所以本级的OUTB信号成为High(无效)。
通过使移位寄存器的各级采用图9的结构，能够在获得与图2的移位寄存器相同的效果的同时，实现小型化。
[实施方式2]
图10是表示本发明的液晶显示装置3d的结构的电路图。液晶显示装置3d具有显示部DAR、栅极驱动器GD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器GD供给AONB信号(全部ON(导通)信号)、栅极启动脉冲GSP、栅极导通使能信号GOE和栅极时钟信号GCK1B、GCK2B。此外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极驱动器GD中包含包括多个级的移位寄存器SR。以下适宜地将移位寄存器的i级(i＝1……n-1、n、n+1……)简称为i级SRi。
来自移位寄存器的i级SRi的输出信号(OUT信号)，经由缓存供给到显示部DAR的扫描信号线Gi。例如，n级SRn的OUTB信号经由缓存供给到扫描信号线Gn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)。
此外，与一根数据信号线对应地设置有一个模拟开关asw和一个反转器(inverter)，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。
图11是表示移位寄存器SR的一部分的具体结构的电路图。如该图所示，移位寄存器的各级包括：具备SB端子和RB端子的置位复位型触发器FF；两个模拟开关ASW7、ASW8(选通电路)；NAND1(逻辑电路)；NAND2(输出电路)；第一反转器和第二反转器；CKB端子；ONB端子；和OUT端子，其中，触发器FF的QB端子与NAND1的一个输入连接，NAND1的输出与第一反转器的输入、模拟开关ASW7的P沟道侧栅极和模拟开关ASW8的N沟道侧栅极连接，第一反转器的输出与模拟开关ASW7的N沟道侧栅极和模拟开关ASW8的P沟道侧栅极连接，模拟开关ASW7的一个导通电极与VDD连接，模拟开关ASW8的一个导通电极与CKB端子连接，模拟开关ASW7的另一个导通电极、模拟开关ASW8的另一个导通电极和NAND2的一个输入连接，NAND2的另一个输入和ONB端子连接，NAND2的输出、第二反转器的输入和作为该级的输出端子的OUTB端子连接，第二反转器的输出、FF的RB端子和NAND1的另一个输入连接。此处，由模拟开关ASW7、ASW8(选通电路)、NAND1(逻辑电路)和NAND2(输出电路)构成生成OUT信号的信号生成电路。
在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。例如，n级SRn的OUTB端子与(n+1)级SRn+1的SB端子连接。另外，移位寄存器SR的初级SR1的SB端子被输入GSPB信号。并且，栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。例如，n级SRn的CKB端子与GCK2B信号线连接，(n+1)级SRn+1的CKB端子与GCK1B信号线连接。
图11的触发器FF使用图12所示的FF2。如该图所示，FF2包括：构成CMOS电路的P沟道晶体管p32和N沟道晶体管n31；构成CMOS电路的P沟道晶体管p34和N沟道晶体管n32；P沟道晶体管p31、p33；SB端子；RB端子；和Q端子、QB端子，其结构中，p32的栅极、n31的栅极、p34的漏极、n32的漏极、p33的漏极和QB端子连接，并且p32的漏极、n31的漏极、p34的栅极、n32的栅极、p31的漏极和Q端子连接，SB端子与p31的栅极连接，RB端子与p31的源极和p33的栅极连接，p32、p33和p34的源极与VDD连接，n31和n32的源极与VSS连接。此处，p32、n31、p34和n32构成锁存电路LC，p31作为置位晶体管ST作用，p33作为复位晶体管RT作用。
图12(b)是FF2的真值表。如图12(b)所示，FF2的Q信号，在SB信号为Low(有效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为Low(有效)且RB信号为High(无效)的期间中为High(有效)，在SB信号为High(无效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间中为保持状态。
图13是表示液晶显示装置3d的驱动方法的时序图。其中，图中AONB意味着AONB信号(全部导通信号)，GSPB意味着反转栅极启动脉冲信号，GCK1B意味着GCK1B信号，GCK2B意味着GCK2B信号，SBi、RBi、QBi和OUTBi(i＝n-1、n、n+1)分别意味着i级SRi中的SB信号(SB端子的电位)、RB信号(RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(OUTB端子的电位)。
液晶显示装置3d中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，在AONB信号有效的期间，各GCKB信号固定为有效(Low)。当AONB信号成为有效(Low)时，移位寄存器SR的各级中，AONB信号经由ASW7输入到NAND2，OUT信号成为有效(High)，所有扫描信号线被选择。此时，与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。进一步，输入到各级的SB信号的RB信号为有效(Low)，所以FF的QB信号为无效(High)。此外，一旦移位寄存器的各级的OUT信号成为有效，反馈到NAND1的反馈信号就成为Low，因此ASW7断开，ASW8导通(获取GCK1B或GCK2B)。
在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器的各级中设置的FF的QB输出为无效(High)的状态。
此外，在液晶显示装置3d中，在各垂直扫描期间(各帧显示时)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号成为有效(Low)时，本级的FF的输出被置位而成为有效，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(Low)时，本级的OUT信号成为有效(High)，下一级的SB信号成为有效，并且本级的FF被复位，QB信号成为High(无效)。由于此时本级的OUT信号为High(即，NAND1的输入为Low，ASW8导通)，因此继续将GCKB信号获取到本级中，当GCKB信号成为High(无效)时，本级的OUT信号成为Low，并且NAND1的输入成为High(ASW7导通)，以后，Vdd(High)和AONB(High)输入到NAND2中，OUT信号成为Low(无效)。
液晶显示装置3d中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前、显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，所以与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。此外，各级中能够进行自复位，所以能够简化级间的连接关系。并且，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现栅极驱动器的小型化。
液晶显示装置3d的GD也能够采用图14所示的结构。图14所示的液晶显示装置3e中，来自移位寄存器的i级SRi的输出信号(OUTB信号)，经由反转器供给到显示部DAR的扫描信号线Gi。例如，n级SRn的OUTB信号经由反转器供给到扫描信号线Gn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)。
图15是表示移位寄存器SR的一部分的具体结构的电路图。如该图所示，移位寄存器的各级包括：具备SB端子和RB端子的触发器FF，两个模拟开关ASW9、ASW10(选通电路)；NAND(逻辑电路)；反转器；CKB端子；ONB端子；和OUTB端子，其中，触发器FF的QB端子与NAND的一个输入连接，NAND的输出与反转器的输入、模拟开关ASW9的P沟道侧栅极和模拟开关ASW10的N沟道侧栅极连接，反转器的输出与模拟开关ASW9的N沟道侧栅极和模拟开关ASW10的P沟道侧栅极连接，模拟开关ASW9的一个导通电极与ONB端子连接，并且模拟开关ASW10的一个导通电极与CKB端子连接，模拟开关ASW9的另一个导通电极、模拟开关ASW10的另一个导通电极、作为该级的输出端子的OUTB端子、NAND的另一个输出和FF的RB端子连接。此处，由模拟开关ASW9、ASW10(选通电路)、NAND(逻辑电路)构成生成OUTB信号的信号生成电路。
在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。并且，栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。
图16是表示液晶显示装置3e的驱动方法的时序图。液晶显示装置3e中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，在AONB信号有效的期间，各GCKB信号固定为有效(Low)。当AONB信号成为有效(Low)时，由于ASW9导通，所以OUTB信号成为有效(Low)，所有扫描信号线被选择。此时，与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。进一步，输入到各级的SB信号和RB信号为有效(Low)，因此FF的QB信号为无效(High)。此外，一旦移位寄存器的各级的OUTB信号成为有效，反馈到NAND的反馈信号就成为Low，因此ASW9断开，ASW10导通(各级中获取GCK1B或GCK2B)。
在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器的各级中设置的FF的QB输出为无效(High)的状态。
此外，在液晶显示装置3e中，在各垂直扫描期间(各帧显示时)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号成为有效(＝Low)时，本级的FF的输出被置位而成为有效，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(＝Low)且下一级的SB信号成为有效，并且本级的FF被复位，QB信号成为High(无效)。由于此时本级的OUTB信号为Low(即，NAND的输出为High)，所以继续将GCKB信号获取到本级中，当GCKB信号成为High(无效)时，本级的OUTB信号成为High，并且NAND的输出成为Low，以后，从OUTB端子输出AONB信号，OUTB信号成为High(无效)。
液晶显示装置3e中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前、显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，所以与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。此外，各级中能够进行自复位，所以能够简化级间的连接关系。另外，由于将AONB信号输入到ASW9，所以能够去除液晶显示装置3d(参照图11)中的NAND2(输出电路)，能够实现小型化。进一步，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现栅极驱动器的小型化。
另外，在图11、图15的结构(使FF复位优先，或使移位寄存器的各级为自复位型的结构)中，存在OUTB信号在反馈到NAND之前先反馈到触发器的RB端子的可能。因此，图11的NAND1和图15的NAND优选采用图17的结构。即，将P沟道晶体管p40的源极与VDD连接，将栅极作为NAND的输入X，将漏极作为NAND的输出M，将P沟道晶体管p41的源极与VDD连接，将栅极与NAND的输入Y连接，将漏极与N沟道晶体管n40的源极连接，将N沟道晶体管n40的栅极与输入Y连接，将漏极与N沟道晶体管n41的源极连接，将N沟道晶体管n41的栅极与输入X连接，将漏极与VSS连接，并使P沟道晶体管p40、41的驱动能力大于N沟道晶体管n40、41的驱动能力。这样，在QB信号充分成为无效(High)之前，OUTB信号保持有效(＝Low)，能够防止在反馈到NAND之前反馈到FF的RB端子。
液晶显示装置3e中移位寄存器的各级的结构(参照图15)能够如图33所示地变更。即，使图15的ASW9为单沟道(P沟道)晶体管TR。这样，能够实现移位寄存器的进一步的小型化。
图11、15的触发器FF也可以使用图18所示的FF3。如该图所示，FF3包括：构成CMOS电路的P沟道晶体管p6和N沟道晶体管n5；构成CMOS电路的P沟道晶体管p8和N沟道晶体管n7；P沟道晶体管p5、p7；N沟道晶体管n6、n8；SB端子；RB端子；和Q端子、QB端子，其结构中，p6的栅极、n5的栅极、p7的漏极、p8的漏极、n7的漏极和QB端子连接，并且，p6的漏极、n5的漏极、p5的漏极、p8的栅极、n7的栅极和Q端子连接，n5的源极和n6的漏极连接，n7的源极和n8的漏极连接，SB端子与p5的栅极和n6的栅极连接，RB端子与p5的源极、p7的栅极和n8的栅极连接，p6以及p7和p8的源极与VDD连接，n6和n8的源极与VSS连接。此处，p6、n5、p8和n7构成锁存电路LC，p5作为置位晶体管ST作用，p7作为复位晶体管RT作用，n6和n8分别作为锁存解除晶体管(释放晶体管，releasetransistor)LRT作用。
图18(b)是表示FF3的动作的时序图，图18(c)是FF3的真值表。如图18(b)(c)所示，FF3的Q信号，在SB信号为Low(有效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为Low(有效)且RB信号为High(无效)的期间中为High(有效)，在SB信号为High(无效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间中为保持状态。
例如，在图18(b)的t1，RB端子的Vdd输出到Q端子，n7导通，Vss(Low)输出到QB端子。在t2，SB信号成为High，p5断开、n6导通，因此t1的状态得到维持。在t3，RB信号成为Low，所以p7导通，Vdd(High)输出到QB端子，进一步，n5导通，Vss输出到Q端子。此外，在SB信号和RB信号均成为Low(有效)的情况下，p7导通，Vdd(High)输出到QB端子，Vss+Vth(p5的阈值电压)经由p5输出到Q端子。
图11、15的触发器FF也可以使用图19所示的FF4。如该图所示，触发器FF4包括：构成CMOS电路的P沟道晶体管p22和N沟道晶体管n21；构成CMOS电路的P沟道晶体管p23和N沟道晶体管n22；P沟道晶体管p21；SB端子；RB端子；和Q端子、QB端子，其结构中，p22的栅极、n21的栅极、p23的漏极、n22的漏极、p21的漏极和Q端子连接，并且，p22的漏极、n21的漏极、p23的栅极、n22的栅极和QB端子连接，SB端子与p21的栅极连接，RB端子与p21的源极、p23的源极连接，n21和n22的源极与VSS连接。此处，p22、n21、p23和n22构成锁存电路LC，p21作为置位晶体管ST作用。
图19(b)是表示FF4的动作的时序图，图19(c)是FF4的真值表。如图19(b)(c)所示，FF4的Q信号，在SB信号为Low(有效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为Low(有效)且RB信号为High(无效)的期间中为High(有效)，在SB信号为High(无效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间中为保持状态。
例如，在图19(b)的t1，RB端子的Vdd(High)输出到Q端子，n21导通，Vss(Low)输出到QB端子。在t2，SB信号成为High，p21断开，因此t1的状态得到维持。在t3，RB信号成为Low，所以Vss+Vth(p23的阈值电压)暂时经由p23输出到Q端子，由此，p22导通，Vdd(High)输出到QB端子。进一步，由于QB端子成为Vdd，所以n22导通，Vss输出到Q端子。此外，在SB信号和RB信号均成为Low(有效)的情况下，Vss+Vth暂时经由p21输出到Q端子，由此，p22导通，Vdd(High)输出到QB端子。另外，由于QB端子成为Vdd，所以n22导通，Vss输出到Q端子。
图11、15的触发器FF也可以使用图20所示的FF5。如该图所示，触发器FF5包括：构成CMOS电路的P沟道晶体管p44和N沟道晶体管n43；构成CMOS电路的P沟道晶体管p45和N沟道晶体管n44；P沟道晶体管p43；N沟道晶体管n45；SB端子；RB端子；和Q端子、QB端子，其结构中，p44的栅极、n43的栅极、p45的漏极、n44的漏极、p43的漏极和Q端子连接，并且，p44的漏极、n43的漏极、p45的栅极、n44的栅极和QB端子连接，n44的源极和n45的漏极连接，SB端子与p43的栅极和n45的栅极连接，RB端子与p43的源极和p45的源极连接，n43的源极与VSS连接，p44的源极与VDD连接，n45的源极与VSS连接。此处，p44、n43、p45和n44构成锁存电路LC，p43作为置位晶体管ST作用，n45作为锁存解除电路晶体管LRT作用。
图20(b)是FF5的真值表。如图20(b)所示，FF5的Q信号，在SB信号为Low(有效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为Low(有效)且RB信号为High(无效)的期间中为High(有效)，在SB信号为High(无效)且RB信号为Low(有效)的期间中为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间中为保持状态。
液晶显示装置3e的GD也能够采用图21所示的结构。图21所示的液晶显示装置3f中，来自移位寄存器的i级SRi的输出信号(OUTB信号)，经由反转器供给到显示部DAR的扫描信号线Gi。例如，n级SRn的OUTB信号经由反转器供给到扫描信号线Gn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)。
图22是表示移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括：具备SB端子和RB端子的触发器FF；两个模拟开关ASW11、ASW12(选通电路)；NOR(逻辑电路)；第一反转器和第二反转器；CKB端子；ONB端子；和OUTB端子，其中，触发器FF的Q端子与NOR的一个输入连接，NOR的输出与第一反转器的输入、模拟开关ASW11的N沟道侧栅极和模拟开关ASW12的P沟道侧栅极连接，第一反转器的输出与模拟开关ASW11的P沟道侧栅极和模拟开关ASW12的N沟道侧栅极连接，模拟开关ASW11的一个导通电极与ONB端子连接，并且模拟开关ASW12的一个导通电极与CKB端子连接，模拟开关ASW11的另一个导通电极、模拟开关ASW12的另一个导通电极、作为该级的输出端子的OUTB端子和第二反转器的输入连接，第二反转器的输出、NOR的另一个输入和FF的R端子连接。此处，由模拟开关ASW11、ASW12(选通电路)、NOR(逻辑电路)构成生成OUTB信号的信号生成电路。
在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。并且，栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。
图23是表示液晶显示装置3f的驱动方法的时序图。液晶显示装置3e中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，在AONB信号有效的期间，各GCKB信号固定为有效(Low)。当AONB信号成为有效(Low)时，由于ASW11导通，所以OUTB信号成为有效(Low)，所有扫描信号线被选择。此时，与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。此外，输入到各级的SB信号和RB信号为有效(Low)，所以FF的QB信号为无效(High)。此外，一旦移位寄存器的各级的OUTB信号成为有效，反馈到NOR的反馈信号就成为High，所以ASW11断开，ASW12导通(各级中获取GCK1B或GCK2B)。
在以上的显示准备动作结束后(AONB信号成为无效后)，成为显示部DAR的所有PIX被写入Vcom，且移位寄存器的各级中设置的FF的QB输出为无效(High)的状态。
此外，在液晶显示装置3f中，在各垂直扫描期间(各帧显示时)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号成为有效(＝Low)时，本级的FF的输出被置位而成为有效，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(＝Low)且下一级的SB信号成为有效，并且本级的FF被复位，QB信号成为High(无效)。由于此时本级的OUTB信号为Low(即，NOR的输出为Low)，所以继续将GCKB信号获取到本级中，当GCKB信号成为High(无效)时，本级的OUTB信号成为High，并且NOR的输出成为High，以后，从OUTB端子输出AONB信号，OUTB信号成为High(无效)。
液晶显示装置3f中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前、显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，所以与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。此外，各级中能够进行自复位，所以能够简化级间的连接关系。另外，由于将AONB信号输入到ASW11，所以能够去除液晶显示装置3d(参照图11)中的NAND2(输出电路)，能够实现小型化。进一步，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现栅极驱动器的小型化。
此外，在图22的结构(使FF复位优先，或使移位寄存器的各级为自复位型的结构)中，存在OUTB信号在反馈到NOR之前先反馈到触发器的R端子的可能。因此，图22的NOR优选采用图24的结构。即，将P沟道晶体管p50的源极与VDD连接，栅极与NOR的输入X和N沟道晶体管n51的栅极连接，漏极与P沟道晶体管p51的源极连接，将P沟道晶体管p51的栅极与NOR的输入Y和N沟道晶体管n50的栅极连接，漏极与n50的源极、n51的栅极和NOR的输出M连接，将n50和n51各自的漏极与VSS连接，并使N沟道晶体管n50、51的驱动能力大于P沟道晶体管p50、51的驱动能力。这样，在QB信号充分成为无效(High)之前，OUTB信号保持有效(＝Low)，能够防止在反馈到NOR之前反馈到FF的R端子。
[实施方式3]
图25是表示本发明的液晶显示装置3g的结构的电路图。液晶显示装置3g是所谓的CC(chargecoupled，电荷耦合)驱动的液晶显示装置，具有显示部DAR、栅极/Cs驱动器G-CsD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器GD供给栅极启动脉冲GSP、栅极导通使能信号GOE、AONB信号(全部ON(导通)信号)、CS反转信号CMI1、CMI2和栅极时钟信号GCK1B、GCK2B。此外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极/Cs驱动器G-CsD中包含：包括多个级的移位寄存器SR；和多个D锁存电路CSL，与移位寄存器的一级对应地设置有一个反转器、一个OR电路和一个D锁存电路CSL。以下适宜地将移位寄存器的i级(i＝1……n-1、n、n+1……)简称为i级SRi。此外，与移位寄存器的i级SRi对应地设置有D锁存电路CSLi。
来自移位寄存器的i级SRi的输出信号(OUTB信号)，经由反转器和缓存供给到显示部DAR的扫描信号线Gi。例如，来自与i级SRi对应的D锁存电路CSLi的输出信号(out信号、CS信号)，被供给到显示部DAR的保持电容配线CSi。例如，n级SRn的OUTB信号，经由反转器和缓存供给到扫描信号线Gn，来自与n级SRn对应的D锁存电路CSLn的输出信号(out信号、CS信号)，被供给到显示部DAR的保持电容配线CSn。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极与保持电容配线CSn之间形成有保持电容(辅助电容)。
此外，与一根数据信号线对应地设置有一个模拟开关asw和一个反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。
图26是图25所示的移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括：具备SB端子和RB端子的触发器FF(上述触发器FF1～FF5)；两个模拟开关ASW13、ASW14；NAND；反转器；CKB端子；和ONB端子，其中，触发器FF的QB端子与NAND的一个输入连接，NAND的输出(M)与反转器的输入、模拟开关ASW13的P沟道侧栅极和模拟开关ASW14的N沟道侧栅极连接，反转器的输出与模拟开关ASW13的N沟道侧栅极和模拟开关ASW14的P沟道侧栅极连接，模拟开关ASW13的一个导通电极与ONB端子连接，模拟开关ASW14的一个导通电极与CKB端子连接，模拟开关ASW13的另一个导通电极、模拟开关ASW14的另一个导通电极、作为该级的输出端子的OUT端子和NAND的另一个输入与FF的RB端子连接。
在i级SRi中，在触发器FF的QB信号(NAND的一个输入X)为High(无效)的期间中，如果OUTB信号(NAND的另一个输入Y)为High(无效)，则NAND的输出(M)成为Low(模拟ASW13导通，ASW14断开)，AONB信号(无效，为Vdd)输出到OUTB端子，而如果OUTB信号(NAND的另一个输入Y)为Low(有效)时，NAND的输出(M)成为High(模拟ASW1断开，ASW2导通)，获取GCKB信号，从OUTB端子输出。此外，在触发器FF的QB信号为Low(有效)的期间中，由于NAND的一个输入X为Low且NAND的另一个输入Y为Low，所以NAND的输出(M)成为High(模拟开关ASW13断开，ASW14导通)，获取GCKB信号，从OUTB端子输出。即，NAND、反转器和模拟开关ASW1、ASW2(选通电路)构成生成OUTB信号的信号生成电路，特别是，模拟开关ASW13、ASW14构成根据NAND的输出M来获取AONB信号或者时钟信号的选通电路。
图27是表示与图26所示的移位寄存器SR的i级SRi对应的D锁存电路CSLi的结构的电路图。如该图所示，D锁存电路CSLi包括：三个CMOS电路5～7；模拟开关ASW15、ASW16；反转器；CK端子；D端子；和out端子。CMOS电路5、6分别为一个P沟道晶体管和一个N沟道晶体管的栅极彼此连接且漏极彼此连接，并且P沟道晶体管的源极与VDD连接、N沟道晶体管的源极与VSS连接的结构。CMOS电路7为一个P沟道晶体管和一个N沟道晶体管的栅极彼此连接且漏极彼此连接，并且P沟道晶体管的源极与电源VCSH连接、N沟道晶体管的源极与电源VCSL连接的结构。并且，CK端子、反转器的输入、模拟开关ASW16的N沟道侧栅极和模拟开关ASW15的P沟道侧栅极连接，反转器的输出、模拟开关ASW16的P沟道侧栅极和模拟开关ASW15的N沟道侧栅极连接，CMOS电路5的漏极侧和模拟开关ASW15的一个导通端子连接，模拟开关ASW15的另一个导通端子、模拟开关ASW16的一个导通端子和CMOS电路6的栅极侧连接，模拟开关ASW16的另一个导通端子和D端子连接，CMOS电路5的栅极侧和CMOS电路6的漏极侧连接，CMOS电路6的漏极侧和CMOS电路7的栅极侧连接，CMOS电路7的漏极侧和out端子连接。
D锁存电路CSLi在CK信号(输入到CK端子的信号)为有效(High)的期间中获取D信号(输入到D端子的信号)，并将其锁存。即，如果在CK信号为有效的期间中D信号从Low变化为High，则out信号(从out端子输出的信号)从电源VCSL的电位上升到电源VCSH的电位，之后维持电源VCSH的电位，如果在CK信号为有效的期间中D信号从High变化为Low，则out信号(从out端子输出的信号)从电源VCSH的电位下降到电源VCSL的电位，之后维持电源VCSL的电位。
液晶显示装置3g的G-CsD中，本级的OUTB端子与下一级的SB端子连接。此外，本级的OUTB端子经由反转器与和本级对应的OR电路的一个输入端子连接，并且下一级的OUTB端子经由反转器与上述与本级对应的OR电路的另一个输入端子连接，该与本级对应的OR电路的输出与和本级对应的D锁存电路的CK端子连接。例如，n级SRn的OUTB端子与(n+1)级SRn+1的SB端子连接，n级SRn的OUTB端子经由反转器与和n级SRn对应的OR电路的一个输入端子连接，并且(n+1)级SRn+1的OUTB端子经由反转器与和n级SRn对应的OR电路的另一个输入端子连接，和n级SRn对应的OR电路的输出与和n级SRn对应的D锁存电路CSLn的CK端子连接。此外，移位寄存器SR的初级的SB端子被输入GSPB信号。
另外，液晶显示装置3g的G-CsD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接，各级的ONB端子与共用的AONB线(供给AON信号的线)连接。例如，n级SRn的CKB端子与GCK2B信号线连接，(n+1)级SRn+1的CKB端子与GCK1B信号线连接，n级SRn和(n+1)级SRn+1各自的ONB端子与共用的AONB信号线连接。此外，按每与连续的两级对应的两个D锁存电路，D端子与不同的CMI线(供给CMI信号的线)连接。例如，与n级SRn对应的D锁存电路CSLn的D端子与CMI2信号线连接，与(n+1)级SRn+1对应的D锁存电路CSLn+1的D端子与CMI2信号线连接，与(n+2)级SRn+2对应的D锁存电路CSLn+2的D端子与CMI1信号线连接，与(n+3)级SRn+3对应的D锁存电路CSLn+3的D端子与CMI1信号线连接。
图28是表示液晶显示装置3g的驱动方法的时序图。其中，图中AONB意味着AON信号，GSPB意味着反转栅极启动脉冲信号，GCK1B意味着GCK1B信号，GCK2B意味着GCK2B信号，CMI1意味着CMI1信号，CMI2意味着CMI2信号，SBi、RBi、QBi和OUTBi(i＝n-1、n、n+1)分别意味着i级SRi中的SB信号(SB端子的电位)、RB信号(RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(OUTB端子的电位)，CSi(i＝n-1、n、n+1)意味着与i级SRi对应的保持电容配线CSi的电位(＝D锁存电路CSLi的out端子的电位)。此外，本图中极性信号POL的周期为一个水平扫描期间1H(即，供给到同一数据信号线的数据信号的极性按每1H反转)，CMI1、CMI2分别为相同相位。
液晶显示装置3g中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，在AONB信号有效的期间，各GCKB信号固定为有效(Low)并且各CMI信号固定为High(或Low)。由此，移位寄存器SR的各级中，AONB信号经由ASW13输出到OUTB端子，所以所有级的OUTB信号成为有效(Low)，所有扫描信号线被选择。此时，与各数据信号线对应的模拟开关asw导通，因此对所有数据线供给Vcom。此外，输入到各级的SB信号和RB信号为有效(Low)，所以FF的QB信号为无效(High)。此外，一旦移位寄存器的各级的OUT信号成为有效，反馈到NAND的反馈信号就成为Low，因此ASW13断开，ASW14导通(获取GCK1B或GCK2B)。此外，与各级对应的OR电路的输出也成为有效(High)，所以各D锁存电路将CMI1信号(Low)或CMI2信号(Low)锁存，供给到保持电容配线的out信号(CS信号)成为电源VCSL的电位。在以上的显示准备动作结束后，成为显示部DAR的所有PIX被写入Vcom，移位寄存器的各级中设置的FF的QB输出为无效(High)，且各D锁存电路的out信号(保持电容配线的电位)为电源VCSL的电位的状态。
在液晶显示装置3g中，在最初的帧显示时(最初的垂直扫描期间)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号成为有效(＝Low)时，本级的FF的输出被置位而成为有效，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(＝Low)，并且下一级的SB信号成为有效，并且本级的FF被复位而成为High(无效)。由于此时本级的OUTB信号为Low(即，NAND的输出为High)，所以继续将GCKB信号获取到本级中，当GCKB信号成为High(无效)时，本级的OUTB信号成为High，并且NAND的输出成为Low，以后，AONB信号从OUTB端子输出，OUTB信号成为High(无效)。
此外，当本级的OUTB信号成为有效时(为了使与本级对应的OR电路的输出成为有效)，与本级对应的D锁存电路将CMI1信号或CMI2信号锁存，进一步当下一级的OUTB信号成为有效时(为了使与本级对应的OR电路的输出成为有效)，上述与本级对应的D锁存电路再次将CMI1信号或CMI2信号锁存。由此，与本级对应的D锁存电路的out信号(与本级对应的保持电容配线的电位)，在本级的OUTB信号成为无效(与本级对应的扫描信号线断开)后，从电源VCSL的电位上升到电源VCSH的电位(与本级对应的像素被写入正极性的数据信号的情况下)，或从电源VCSH的电位下降到电源VCSL的电位(与本级对应的像素被写入负极性的数据信号的情况下)。
例如，当n级SRn的OUTB信号成为有效时(与n级SRn对应的OR电路的输出成为有效时)，与n级SRn对应的D锁存电路CSLn将CMI2信号锁存，进一步当(n+1)级SRn+1的OUTB信号成为有效时(与n级SRn对应的OR电路的输出成为有效时)，D锁存电路CSLn再次将CMI2信号锁存。由此，与n级SRn对应的D锁存电路CSLn的out信号(与n级SRn对应的保持电容配线CSn的电位)，在n级SRn的OUTB信号成为无效(与n级SRn对应的扫描信号线Gn导通/断开)后，从电源VCSH的电位下降到电源VCSL的电位。此处，在与n级SRn对应的像素PIXn，如POL所示那样写入负极性的数据信号，通过保持电容配线CSn的下降，能够使有效电位低于数据信号的电位(提高像素PIXn的亮度)。
此外，当(n+1)级SRn+1的OUTB信号成为有效时，与(n+1)级SRn+1对应的D锁存电路CSLn+1将CMI2信号锁存，进一步当(n+2)级SRn+2的OUTB信号成为有效时，D锁存电路CSLn+1再次将CMI2信号锁存。由此，与(n+1)级SRn+1对应的D锁存电路CSLn+1的out信号(保持电容配线CSn+1的电位)，在(n+1)级SRn+1的OUTB信号成为无效(扫描信号线Gn+1导通/断开)后，从电源VCSL的电位上升到电源VCSH的电位。此处，在与(n+1)级SRn+1对应的像素PIXn+1，如POL所示那样写入正极性的数据信号，通过保持电容配线CSn+1的上升，能够使有效电位高于数据信号的电位(提高像素PIXn+1的亮度)。
此外，当(n+2)级SRn+2的OUTB信号成为有效时，与(n+2)级SRn+2对应的D锁存电路CSLn+2将CMI1信号锁存，进一步当(n+3)级SRn+3的OUTB信号成为有效时，D锁存电路CSLn+2再次将CMI1信号锁存。由此，与(n+2)级SRn+2对应的D锁存电路CSLn+2的out信号(保持电容配线CSn+2的电位)，在(n+2)级SRn+2的OUTB信号成为无效(扫描信号线Gn+2导通/断开)后，从电源VCSH的电位下降到电源VCSL的电位。此处，在与(n+2)级SRn+2对应的像素PIXn+2，如POL所示那样写入负极性的数据信号，通过保持电容配线CSn+2的下降，能够使有效电位高于数据信号的电位(提高像素PIXn+2的亮度)。
另外，在第二帧以后，进行与最初的帧一样的显示。不过，由于POL的相位按每一帧错开半个周期，因此供给到同一像素的数据信号的极性按每一帧反转。相应地，D锁存电路CSLi的out信号(保持电容配线CSi的电位)的上升和下降也按每一帧交替。
液晶显示装置3g中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前、显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，所以与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。并且，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现G-CS驱动器的小型化。此外，各级中能够进行自复位，所以能够简化级间的连接关系。另外，由于将AONB信号输入到ASW13，所以能够去除液晶显示装置3d(参照图11)的NAND2(输出电路)，能够实现小型化。并且，能够从最初的帧起适宜地对各像素行进行CC驱动，所以能够消除现有的CC驱动中成为问题的最初的帧的画面紊乱(横条纹状的不均)。
此外应注意到的是，液晶显示装置3g中，如图29所示，仅通过将CMI2信号的相位(相对于图28)错开半个周期，就能够将极性信号POL的周期切换为2H(供给到同一数据信号线的数据信号的极性按每2H反转)，并且从最初的帧起适宜地对各像素行进行CC驱动。即，液晶显示装置3g中，仅通过控制CS反转信号CMI1和CMI2各自的相位，就能够将极性信号POL的周期从1H切换为2H，能够消除此时的画面紊乱。
[实施方式4]
图30是表示本发明的液晶显示装置3h的结构的电路图。液晶显示装置3h是所谓的CC(chargecoupled，电荷耦合)驱动的液晶显示装置，具有显示部DAR、栅极/Cs驱动器G-CsD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器GD供给栅极启动脉冲GSP、栅极导通使能信号GOE、AONB信号(全部ON(导通)信号)、CS反转信号CMI1、CMI2和栅极时钟信号GCK1B、GCK2B。此外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极/Cs驱动器G-CsD中包含包括多个级的移位寄存器SR和多个D锁存电路CSL，与移位寄存器的一级对应地设置有一个反转器、一个D锁存电路CSL和一个缓存。以下适宜地将移位寄存器的i级(i＝1……n-1、n、n+1……)简称为i级SRi。此外，与移位寄存器的i级SRi对应地设置D锁存电路CSLi。
来自移位寄存器的i级SRi的输出信号(OUTB信号)，经由反转器和缓存供给到显示部DAR的扫描信号线Gi。此外，来自与i级SRi对应的D锁存电路CSLi的输出信号(out信号、CS信号)，被供给到显示部DAR的保持电容配线CSi-1。例如，n级SRn的OUTB信号，经由反转器和缓存供给到扫描信号线Gn，来自与n级SRn对应的D锁存电路CSLn的输出信号(out信号、CS信号)，被供给到显示部DAR的保持电容配线CSn-1。显示部DAR中，扫描信号线Gn与和PIXn内的像素电极连接的晶体管的栅极连接，在PIXn内的像素电极和保持电容配线CSn之间形成有保持电容(辅助电容)，此外，扫描信号线Gn-1与和PIXn-1内的像素电极连接的晶体管的栅极连接，并且在PIXn-1内的像素电极和保持电容配线CSn-1之间形成有保持电容(辅助电容)。
此外，与一根数据信号线对应地设置有一个模拟开关asw和一个反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。
此外，图30所示的移位寄存器SR的i级SRi的结构与图26相同，D锁存电路CSLi的结构与图27相同。
液晶显示装置3h的G-CsD的移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。此外，本级的M端子与和本级对应的D锁存电路的CK端子连接。例如，n级SRn的OUTB端子与(n+1)级SRn+1的SB端子连接，n级SRn的M端子与和n级SRn对应的D锁存电路CSLn的CK端子连接。此外，移位寄存器SR的初级的SB端子被输入GSPB信号。
另外，G-CsD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接，各级的ONB端子与共用的AONB线(供给AON信号的线)连接。例如，n级SRn的CKB端子与GCK2B信号线连接，(n+1)级SRn+1的CKB端子与GCK1B信号线连接，n级SRn和(n+1)级SRn+1各自的ONB端子与共用的AONB信号线连接。此外，按每与连续的两级对应的两个D锁存电路，D端子与不同的CMI线(供给CMI信号的线)连接。例如，与(n-1)级SRn-1对应的D锁存电路CSLn-1的D端子与CMI1信号线连接，与n级SRn对应的D锁存电路CSLn的D端子与CMI1信号线连接，与(n+1)级SRn+1对应的D锁存电路CSLn+1的D端子与CMI2信号线连接，与(n+2)级SRn+2对应的D锁存电路CSLn+2的D端子与CMI2信号线连接。
图31是表示液晶显示装置3h的驱动方法的时序图。其中，图中AONB意味着AON信号，GSPB意味着反转栅极启动脉冲信号，GCK1B意味着GCK1B信号，GCK2B意味着GCK2B信号，CMI1意味着CMI1信号，CMI2意味着CMI2信号，SBi、RBi、QBi和OUTBi(i＝n-1、n、n+1)分别意味着i级SRi中的SB信号(SB端子的电位)、RB信号(RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(OUTB端子的电位)，CSi(i＝n-1、n、n+1)意味着与i级SRi对应的保持电容配线CSi的电位(＝D锁存电路CSLi的out端子的电位)。此外，本图中极性信号POL的周期为一个水平扫描期间1H(即，供给到同一数据信号线的数据信号的极性按每1H反转)，CMI1、CMI2分别为相同相位。
液晶显示装置3e中，在显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间内有效(Low)，在AONB信号有效的期间，各GCKB信号固定为有效(Low)，并且各CMI信号固定为High(或Low)。由此，移位寄存器SR的各级中，AONB信号经由ASW13(参照图26)输出到OUTB端子，所以所有级的OUTB信号成为有效(Low)，所有扫描信号线被选择。此外，此时与各数据信号线对应的模拟开关asw导通，所以对所有数据线供给Vcom。此外，输入到各级的SB信号和RB信号为有效(Low)，所以各级的触发器的QB信号成为无效(High)。此外，一旦移位寄存器的各级的OUT信号成为有效，反馈到NAND的反馈信号就成为Low，所以ASW13断开，ASW14导通(获取GCK1B或GCK2B)。此外，由于各级的M信号(从M端子输出的信号)也成为有效(High)，所以各D锁存电路将CMI1信号(Low)或CMI2信号(Low)锁存，供给到保持电容配线的out信号(CS信号)成为电源VCSL的电位。在以上的显示准备动作结束后，成为显示部DAR的所有PIX被写入Vcom，移位寄存器的各级中设置的触发器的QB输出为无效(High)，且各D锁存电路的out信号(保持电容配线的电位)为电源VCSL的电位的状态。
在液晶显示装置3h中，在最初的帧显示时(最初的垂直扫描期间)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号成为有效(＝Low)时，本级的FF的输出被置位而成为有效，将GCKB信号获取到本级中。当本级的GCKB信号成为有效(＝Low)时，本级的OUTB信号成为有效(＝Low)且下一级的SB信号成为有效，并且本级的FF被复位而成为High(无效)。由于此时本级的OUTB信号为Low(即，NAND的输出为High)，所以继续将GCKB信号获取到本级中，当GCKB信号成为High(无效)时，本级的OUTB信号成为High，并且NAND的输出成为Low，以后，AONB信号从OUTB端子输出，OUTB信号成为High(无效)。
此外，当下一级的M信号成为有效时，与下一级对应的D锁存电路将CMI1信号或CMI2信号锁存。由此，与本级对应的D锁存电路的out信号(与本级对应的保持电容配线的电位)，在本级的OUTB信号成为无效(与本级对应的扫描信号线断开)后，从电源VCSL的电位上升到电源VCSH的电位(与本级对应的像素被写入正极性的数据信号的情况下)，或从电源VCSH的电位下降到电源VCSL的电位(与本级对应的像素被写入负极性的数据信号的情况下)。
例如，当n级SRn的M信号成为有效时，与n级SRn对应的D锁存电路CSLn将CMI1信号锁存。由此，D锁存电路CSLn的out信号(保持电容配线CSn-1的电位)，在(n-1)级SRn-1的OUT信号成为无效(扫描信号线Gn-1导通/断开)后，从电源VCSL的电位上升到电源VCSH的电位。此处，在与(n-1)级SRn-1对应的像素PIXn-1，如POL所示那样写入正极性的数据信号，通过保持电容配线CSn-1的上升，能够使有效电位上升至高于数据信号的电位(提高像素PIXn-1的亮度)。
此外，当(n+1)级SRn+1的M信号成为有效时，与(n+1)级SRn+1对应的D锁存电路CSLn+1将CMI2信号锁存。由此，D锁存电路CSLn+1的out信号(保持电容配线CSn的电位)，在n级SRn的OUT信号成为无效(与n级SRn对应的扫描信号线Gn导通/断开)后，从电源VCSH的电位下降到电源VCSL的电位。此处，在与n级SRn对应的像素PIXn，如POL所示那样写入负极性的数据信号，通过保持电容配线CSn的下降，能够使有效电位低于数据信号的电位(提高像素PIXn的亮度)。
此外，当(n+2)级SRn+2的M信号成为有效时，与(n+2)级SRn+2对应的D锁存电路CSLn+2将CMI2信号锁存。由此，D锁存电路CSLn+2的out信号(保持电容配线CSn+1的电位)，在(n+1)级SRn+1的OUT信号成为无效(扫描信号线Gn+1导通/断开)后，从电源VCSL的电位上升到电源VCSH的电位。此处，在与(n+1)级SRn+1对应的像素PIXn+1，如POL所示那样写入正极性的数据信号，通过保持电容配线CSn+1的上升，能够使有效电位高于数据信号的电位(提高像素PIXn+1的亮度)。
另外，在第二帧以后，进行与最初的帧一样的显示。不过，由于POL的相位按每一帧错开半个周期，因此供给到同一像素电极PIXi的数据信号的极性按每一帧反转。相应地，D锁存电路CSLi的out信号(保持电容配线CSi的电位)的上升和下降也按每一帧交替。
液晶显示装置3e中，由于使用上述实施方式中记载的触发器，所以能够使G-Cs驱动器小型化。
液晶显示装置3h中，例如在显示开始前同时选择所有扫描信号线，对所有像素写入相同电位(例如Vcom)，因此能够消除显示开始前或显示结束后的画面紊乱。而且，在同时选择所有扫描信号线时也执行了移位寄存器的初始化(各级的触发器的初始化)，所以与分别进行所有扫描信号线的同时选择和移位寄存器的初始化的现有的液晶显示装置相比，能够迅速地进行显示开始前的准备动作。并且，也不需要移位寄存器的初始化用信号的生成、发送的结构，能够实现G-CS驱动器的小型化。此外，各级中能够进行自复位，所以能够简化级间的连接关系。另外，由于将AONB信号输入到ASW13，所以能够去除液晶显示装置3d(参照图11)的NAND2(输出电路)，能够实现小型化。并且，通过将移位寄存器的内部信号(M信号)输入到D锁存电路的CK端子，在G-Cs驱动器内不需要NOR电路或OR电路，能够进一步小型化。此外，由于能够从最初的帧起适宜地对各像素行进行CC驱动，所以能够消除现有的CC驱动中成为问题的最初的帧的画面紊乱(横条纹状的不均)。
此外应注意到的是，液晶显示装置3h中，如图32所示，仅通过将CMI2信号的相位(相对于图31)错开半个周期，就能够将极性信号POL的周期切换为2H(供给到同一数据信号线的数据信号的极性按每2H反转)，并且从最初的帧起适宜地对各像素行进行CC驱动。即，液晶显示装置3h中，仅通过控制CS反转信号CMI1和CMI2各自的相位，就能够将极性信号POL的周期从1H切换为2H，能够大幅降低此时的画面紊乱。
另外，上述栅极驱动器、源极驱动器或栅极-CS驱动器、显示部的像素电路可以形成在单片(同一基板)上。
此外，各实施方式中，作为一例对显示开始前的准备动作(例如电源导通时或显示视频切换时)进行了说明，但电源断开时也可以进行同样的动作(扫描信号线的同时选择和移位寄存器的初始化)。
此外，本申请中，将晶体管(P沟道或N沟道)所具有的两个导通电极中输出侧的端子称为漏极端子。
本移位寄存器的特征在于，上述移位寄存器例如是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，上述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用该触发器的输出来生成本级的输出信号的信号生成电路，各级的输出信号，通过上述同时选择信号的有效化而变得有效，在进行上述同时选择的期间中有效，上述触发器的输出，在置位用信号和复位用信号均有效的期间中无效。
同时选择的期间中，由于各级的输出信号变得有效，因此输入到各触发器的置位用信号和复位用信号均有效。上述结构中，由于使用了在置位用信号和复位用信号均有效的期间中无效的触发器，因此在同时选择的期间中各级的触发器被初始化(无效化)。即，移位寄存器在同时选择的期间中被初始化，能够迅速地完成同时选择和移位寄存器的初始化。此外，不需要移位寄存器的初始化用信号的生成、发送的结构，能够使包含移位寄存器的各种驱动器小型化。
本移位寄存器中能够采用如下结构，即，上述信号生成电路包括选通电路，该选通电路有选择地获取与输入的切换信号相应的信号并将其输出。
本移位寄存器中能够采用如下结构，即，触发器的输出作为上述切换信号输入到选通电路。
本移位寄存器中能够采用如下结构，即，上述信号生成电路还包括逻辑电路，上述触发器的输出被输入到逻辑电路，该逻辑电路的输出作为上述切换信号输入到选通电路，本级的输出信号反馈到该逻辑电路和上述触发器的复位用端子。
本移位寄存器中能够采用如下结构，即，本级的输出信号是选通电路的输出。
本移位寄存器中能够采用如下结构，即，上述信号生成电路包括输出电路，该输出电路根据选通电路的输出和同时选择信号来输出本级的输出信号。
本移位寄存器中能够采用如下结构，即，上述选通电路有选择地获取上述同时选择信号或时钟信号。
本移位寄存器中能够采用如下结构，即，上述选通电路有选择地获取与电源电位相等的恒定电位信号或时钟信号。
本移位寄存器中能够采用如下结构，即，上述逻辑电路包含NAND或NOR。
本移位寄存器中能够采用如下结构，即，上述NAND包括多个P沟道晶体管和多个N沟道晶体管，该NAND中，P沟道的各晶体管的驱动能力高于N沟道的各晶体管的驱动能力。
本移位寄存器中能够采用如下结构，即，上述NOR包括多个P沟道晶体管和多个N沟道晶体管，该NOR中，N沟道的各晶体管的驱动能力高于P沟道的各晶体管的驱动能力。
本移位寄存器中能够采用如下结构，即，在上述同时选择结束前，置位用信号和复位用信号均为有效，在同时选择结束后，置位用信号比复位用信号先无效化。
本移位寄存器中能够采用如下结构，即，上述触发器不具有除置位用端子和复位用端子以外的输入端子。
本移位寄存器中能够采用如下结构，即，上述触发器包括：由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；置位晶体管；置位用端子和复位用端子；以及第一输出端子和第二输出端子，第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，上述置位晶体管中，栅极端子与置位用端子连接，源极端子与复位用端子连接，并且漏极端子与第一输出端子连接。
本移位寄存器中，能够采用如下结构，即，上述置位晶体管是P沟道晶体管，置位用信号在无效时为第一电位，在有效时为低于第一电位的第二电位。
本移位寄存器中能够采用如下结构，即，包括复位晶体管，该复位晶体管的栅极端子与复位用端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。
本移位寄存器中能够采用如下结构，即，包括栅极端子与复位用端子、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与置位用端子连接、源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。
本显示驱动电路的特征在于，包括上述移位寄存器。
本显示驱动电路的特征在于，包括上述移位寄存器(自复位型)，进行同时选择的期间中，上述时钟信号固定为有效。
本显示面板的特征在于，单片地形成有上述显示驱动电路和像素电路。
本显示装置的特征在于，包括上述移位寄存器。
本显示驱动电路的特征在于，上述显示驱动电路用于显示装置中，该显示装置包括经由开关元件与数据信号线和扫描信号线连接的像素电极，并且对与该像素电极形成电容的保持电容配线供给与写入该像素电极的信号电位的极性相应的调制信号，上述显示驱动电路包括上述移位寄存器。
本显示驱动电路中能够采用如下结构，即，与上述移位寄存器的各级应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当本级中生成的控制信号成为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号，供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出，作为上述调制信号供给到与和本级的前一级对应的像素的像素电极形成电容的保持电容配线。
本显示驱动电路中能够采用如下结构，即，与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当一级中生成的控制信号成为有效时，与该级对应的保持电路获取上述保持对象信号并将其保持，将一个保持电路的输出作为上述调制信号供给到保持电容配线，各级中生成的控制信号，在显示视频的最初的垂直扫描期间前成为有效。
本显示驱动电路中能够采用如下结构，即，使供给到上述数据信号线的信号电位的极性按每多个水平扫描期间反转。
本显示驱动电路中能够采用如下结构，即，与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，本级的输出信号和本级的后级的输出信号被输入到逻辑电路，并且当该逻辑电路的输出成为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出，作为上述调制信号供给到与和本级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位，与输入到其它的多个保持电路的保持对象信号的相位不同。
本显示驱动电路中能够采用如下结构，即，与上述移位寄存器的各级对应地设置有一个保持电路，各保持电路被输入保持对象信号，当本级中生成的控制信号成为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号，供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出，作为上述调制信号供给到与和本级的前一级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位，与输入到其它的多个保持电路的保持对象信号的相位不同。
本显示驱动电路中能够采用如下结构，即，在使供给到上述数据信号线的信号电位的极性按每n个水平扫描期间反转的模式、和使供给到数据信号线的信号电位的极性按每m个水平扫描期间反转的模式间切换，其中，n为自然数，m为不同于n的自然数。
本显示驱动电路中能够采用如下结构，即，输入到属于第一组的各保持电路的保持对象信号的相位、和输入到属于第二组的各保持电路的保持对象信号的相位，根据各模式设定。
本发明并不限定于上述实施方式，根据公知技术或技术常识对上述实施方式进行适当变更而得的技术方案或将它们组合而得的技术方案也包含在本发明的实施方式中。此外，各实施方式中所记载的作用效果也不过是示例。
工业利用性
本发明的移位寄存器适用于各种驱动器，特别是液晶显示装置的驱动器。
附图标记说明
3a～3h液晶显示装置
ASW1～ASW12asw模拟开关
SR移位寄存器
SRi移位寄存器的i级
DCC显示控制电路
GD栅极驱动器
SD源极驱动器
G-CsD栅极-Cs驱动器
DAR显示部
Gn扫描信号线
CSn保持电容配线
PIXn像素
CSLi与SR的i级对应的D锁存电路
FF触发器
ST置位晶体管(输入晶体管)
RT复位晶体管(输入晶体管)
LRT锁存解除晶体管
LC锁存电路
POL(数据)极性信号
CMI1CMI2CS反转信号

Claims (7)

1.一种移位寄存器，其特征在于：
所述移位寄存器是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，
所述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用所述触发器的输出来生成本级的输出信号的信号生成电路，
各级的输出信号，通过所述同时选择信号的有效化而变得有效，在进行所述同时选择的期间中有效，
所述触发器的输出，在置位用信号和复位用信号均有效的期间中无效，
所述信号生成电路包括选通电路，该选通电路有选择地获取与输入的切换信号相应的信号并将其输出，
所述触发器的输出作为所述切换信号输入到选通电路，
本级的输出信号是选通电路的输出，所述触发器包括：由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；置位晶体管；置位用端子和复位用端子；以及第一输出端子和第二输出端子，
第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，
所述置位晶体管中，栅极端子与置位用端子连接，源极端子与复位用端子连接，并且漏极端子与第一输出端子连接。
2.一种移位寄存器，其特征在于：
所述移位寄存器是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，
所述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用所述触发器的输出来生成本级的输出信号的信号生成电路，
各级的输出信号，通过所述同时选择信号的有效化而变得有效，在进行所述同时选择的期间中有效，
所述触发器的输出，在置位用信号和复位用信号均有效的期间中无效，
所述信号生成电路包括选通电路和逻辑电路，该选通电路有选择地获取与输入的切换信号相应的信号并将其输出，
所述触发器的输出被输入到逻辑电路，该逻辑电路的输出作为所述切换信号输入到选通电路，本级的输出信号反馈到所述逻辑电路和所述触发器的复位用端子，
本级的输出信号是选通电路的输出，
所述触发器包括：由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；置位晶体管；置位用端子和复位用端子；以及第一输出端子和第二输出端子，
第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，
所述置位晶体管中，栅极端子与置位用端子连接，源极端子与复位用端子连接，并且漏极端子与第一输出端子连接。
3.一种移位寄存器，其特征在于：
所述移位寄存器是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，
所述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用所述触发器的输出来生成本级的输出信号的信号生成电路，
各级的输出信号，通过所述同时选择信号的有效化而变得有效，在进行所述同时选择的期间中有效，
所述触发器的输出，在置位用信号和复位用信号均有效的期间中无效，
所述信号生成电路包括选通电路和输出电路，该选通电路有选择地获取与输入的切换信号相应的信号并将其输出，
所述触发器的输出作为所述切换信号输入到选通电路，
该输出电路根据选通电路的输出和同时选择信号来输出本级的输出信号，
所述触发器包括：由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；置位晶体管；置位用端子和复位用端子；以及第一输出端子和第二输出端子，
第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，
所述置位晶体管中，栅极端子与置位用端子连接，源极端子与复位用端子连接，并且漏极端子与第一输出端子连接。
4.一种移位寄存器，其特征在于：
所述移位寄存器是在规定的定时进行多个信号线的同时选择的显示驱动电路中使用的移位寄存器，
所述移位寄存器的各级包括：置位复位型的触发器；和被输入同时选择信号，使用所述触发器的输出来生成本级的输出信号的信号生成电路，
各级的输出信号，通过所述同时选择信号的有效化而变得有效，在进行所述同时选择的期间中有效，
所述触发器的输出，在置位用信号和复位用信号均有效的期间中无效，
所述信号生成电路包括选通电路、逻辑电路和输出电路，该选通电路有选择地获取与输入的切换信号相应的信号并将其输出，
所述触发器的输出被输入到逻辑电路，该逻辑电路的输出作为所述切换信号输入到选通电路，本级的输出信号反馈到该逻辑电路和所述触发器的复位用端子，
所述输出电路根据选通电路的输出和同时选择信号来输出本级的输出信号，
所述触发器包括：由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；置位晶体管；置位用端子和复位用端子；以及第一输出端子和第二输出端子，
第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，
所述置位晶体管中，栅极端子与置位用端子连接，源极端子与复位用端子连接，并且漏极端子与第一输出端子连接。
5.如权利要求1～4中任一项所述的移位寄存器，其特征在于：
所述置位晶体管是P沟道晶体管，置位用信号在无效时为第一电位，在有效时为低于第一电位的第二电位。
6.如权利要求1～4中任一项所述的移位寄存器，其特征在于：
包括复位晶体管，该复位晶体管的栅极端子与复位用端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。
7.如权利要求1～4中任一项所述的移位寄存器，其特征在于：
包括栅极端子与复位用端子连接、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与置位用端子连接、源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010146756A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル
TWI425471B (zh) * 2011-06-17 2014-02-01 Au Optronics Corp 顯示面板及其閘極驅動電路以及閘極驅動電路驅動方法
US9711238B2 (en) * 2011-12-16 2017-07-18 Sharp Kabushiki Kaisha Shift register, scan signal line driver circuit, display panel and display device
JP6076714B2 (ja) * 2012-11-30 2017-02-08 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
CN103928005B (zh) 2014-01-27 2015-12-02 深圳市华星光电技术有限公司 用于共同驱动栅极和公共电极的goa单元、驱动电路及阵列
KR102185119B1 (ko) * 2014-07-31 2020-12-02 엘지디스플레이 주식회사 표시장치
EP3176770B1 (en) * 2014-07-31 2019-03-27 LG Display Co., Ltd. Display device
CN104299554B (zh) * 2014-08-22 2017-07-18 京东方科技集团股份有限公司 移位寄存器、阵列基板及显示装置
CN105161061B (zh) * 2015-08-18 2017-11-10 深圳市华星光电技术有限公司 驱动电路以及移位寄存电路
KR102485454B1 (ko) * 2015-11-25 2023-01-05 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1298169A (zh) * 1999-11-01 2001-06-06 夏普公司 移位寄存器和图象显示装置
US6342876B1 (en) * 1998-10-21 2002-01-29 Lg. Phillips Lcd Co., Ltd Method and apparatus for driving liquid crystal panel in cycle inversion
CN101223606A (zh) * 2005-07-15 2008-07-16 夏普株式会社 信号输出电路、移位寄存器、输出信号生成方法、显示装置驱动电路和显示装置
CN101336447A (zh) * 2006-03-23 2008-12-31 夏普株式会社 显示装置及其驱动方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9012326D0 (en) * 1990-06-01 1990-07-18 Thomson Consumer Electronics Wide screen television
JP2000347627A (ja) 1999-06-02 2000-12-15 Sony Corp 液晶表示装置
JP3632840B2 (ja) * 2000-02-28 2005-03-23 シャープ株式会社 プリチャージ回路およびそれを用いた画像表示装置
JP3535067B2 (ja) * 2000-03-16 2004-06-07 シャープ株式会社 液晶表示装置
JP3723747B2 (ja) * 2000-06-16 2005-12-07 松下電器産業株式会社 表示装置およびその駆動方法
JP3519355B2 (ja) * 2000-09-29 2004-04-12 シャープ株式会社 液晶表示装置の駆動装置および駆動方法
JP4084918B2 (ja) 2000-11-06 2008-04-30 富士通株式会社 選択信号生成回路、バス選択回路及び半導体記憶装置
US6937278B2 (en) * 2001-04-02 2005-08-30 Micron Technology, Inc. Row driver circuit for a sensor including a shared row-reset bus and a charge pump boosting circuit
GB2397710A (en) 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
JP2005049849A (ja) 2003-07-11 2005-02-24 Toshiba Matsushita Display Technology Co Ltd 表示装置
TWI279760B (en) 2003-07-11 2007-04-21 Toshiba Matsushita Display Tec Liquid crystal display
JP3958322B2 (ja) * 2004-01-28 2007-08-15 シャープ株式会社 シフトレジスタ、およびアクティブマトリクス型表示装置
JP4196999B2 (ja) * 2005-04-07 2008-12-17 エプソンイメージングデバイス株式会社 液晶表示装置の駆動回路、液晶表示装置、液晶表示装置の駆動方法、および電子機器
GB2452278A (en) * 2007-08-30 2009-03-04 Sharp Kk A scan pulse shift register for an active matrix LCD display
EP2200011A4 (en) * 2007-10-16 2012-02-15 Sharp Kk DISPLAY CONTROL, DISPLAY AND DISPLAY DRIVING METHOD
CN101861617B (zh) * 2007-12-28 2012-11-28 夏普株式会社 显示驱动电路和显示装置
US8531443B2 (en) * 2008-09-16 2013-09-10 Sharp Kabushiki Kaisha Display driving circuit, display device, and display driving method
KR101407307B1 (ko) * 2008-12-20 2014-06-16 엘지디스플레이 주식회사 쉬프트 레지스터
CN102460558B (zh) * 2009-06-17 2015-01-21 夏普株式会社 移位寄存器、显示驱动电路、显示面板、显示装置
EP2444956A4 (en) * 2009-06-17 2013-07-24 Sharp Kk DISPLAY CONTROL CIRCUIT, DISPLAY DEVICE, AND DISPLAY CONTROL METHOD
WO2010146742A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 表示駆動回路、表示装置及び表示駆動方法
WO2010146751A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 表示駆動回路、表示パネル、表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342876B1 (en) * 1998-10-21 2002-01-29 Lg. Phillips Lcd Co., Ltd Method and apparatus for driving liquid crystal panel in cycle inversion
CN1298169A (zh) * 1999-11-01 2001-06-06 夏普公司 移位寄存器和图象显示装置
CN101223606A (zh) * 2005-07-15 2008-07-16 夏普株式会社 信号输出电路、移位寄存器、输出信号生成方法、显示装置驱动电路和显示装置
CN101336447A (zh) * 2006-03-23 2008-12-31 夏普株式会社 显示装置及其驱动方法

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Publication number Publication date
EP2444958B1 (en) 2017-09-20
CN102804253A (zh) 2012-11-28
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US9070471B2 (en) 2015-06-30
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WO2010146752A1 (ja) 2010-12-23
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RU2510953C2 (ru) 2014-04-10

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