CN102779811A - 一种芯片封装及封装方法 - Google Patents

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Abstract

本发明的实施例提供了一种芯片封装及封装方法，涉及通讯领域，为实现对高频电磁干扰的屏蔽，有效提高芯片的性能而发明。所述封装，包括封装基板和扣设在所述封装基板上的金属盖，所述封装基板的上表面上设有硅片安置区，所述硅片安置区的周边区域设有多个第一导电部，所述金属盖的边缘与所述封装基板相接触并与所述多个第一导电部电连接，其中，所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。本发明可用于芯片封装加工工艺中。

Description

一种芯片封装及封装方法
技术领域
本发明涉及通信技术领域，尤其涉及一种芯片封装及封装方法。
背景技术
随着通信技术的迅猛发展，数字IC(integrated circuit，集成电路)芯片的工作频率在不断提高。由于芯片中的交流电信号能够以电磁场的形式向空间电磁辐射，芯片工作中向外辐射的电磁信号的频率也随之提高，辐射的电磁信号的波长相应减小。这样，芯片中有很多导体的尺寸与电磁信号的波长都可以相比拟，此时这些导体对电信号即可呈现天线效应，将波长与导体长度可比拟的电信号以较大的强度辐射出去，而且，当芯片封装上设有散热器时，这种天线效应还会由于散热器的存在而加剧，从而对其他电路或信号形成电磁干扰，使通信产品性能降低。
现有技术中通常在芯片散热器的边角用引线或螺钉将散热器接地，从而实现封装对电磁干扰屏蔽，但该方法不但过多地占用电路板的布局空间，还会通过引线或螺钉产生的电感效应对高频信号产生较高的阻抗，因此对高频电磁干扰的屏蔽性能较差。
发明内容
本发明实施例提供一种芯片封装及封装方法，能够实现对高频电磁干扰的屏蔽，有效提高芯片的性能。
为达上述目的，本发明的实施例采用如下技术方案：
本发明另一方面提供了一种芯片封装，包括：
所述封装基板的上表面上设有硅片安置区，所述硅片安置区的周边区域设有多个第一导电部，所述金属盖的边缘与所述封装基板相接触并与所述多个第一导电部电连接，其中，所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。
本发明另一方面提供了一种封装方法，包括：
在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部；
在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与所述接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。
采用上述技术方案后，本发明实施例提供的芯片封装和封装方法，在封装基板的硅片安置区的周边区域设置有多个第一导电部，其中至少一部分第一导电部通过金属盖与接地部电连接。以此，多个第一导电部就与金属一起形成一个接地的法拉第笼，对设置在其中的硅片进行良好的高频电磁屏蔽，从而有效地提高了封装对高频电磁干扰的屏蔽效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的实施例提供的芯片封装的一种截面图；
图2为本发明的实施例提供的芯片封装的封装基板的一种俯视图；
图3为本发明的实施例提供的芯片封装的另一种截面图；
图4为本发明的实施例提供的封装方法的一种流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1所示为本发明提供的芯片封装的一种截面图，所述芯片封装，包括封装基板1和扣设在封装基板1上的金属盖2，封装基板1的上表面上设有硅片安置区11，用于安置硅片。硅片安置区11的周边区域设有多个第一导电部3，金属盖2的边缘与封装基板1相接触并与所述多个第一导电部3电连接，其中，所述多个第一导电部3中的至少一部分第一导电部32通过金属盖2与接地部4电连接，接地部4设置于封装基板1上，用于将封装基板2接地。
采用上述技术方案后，本发明实施例提供的芯片封装，在封装基板1的硅片安置区11的周边区域设置有多个第一导电部3，其中至少一部分第一导电部32通过金属盖2与接地部4电连接。以此，多个第一导电部3就与金属盖2一起形成一个接地的法拉第笼，对设置在其中的硅片进行良好的高频电磁屏蔽，从而有效地提高了封装对高频电磁干扰的屏蔽效果。
需要说明的是，接地部4可以设置在封装基板1的任意位置上，例如，既可以设置在封装基板1的上表面上，也可以设置在封装基板1的其它层中，如设置在所述封装基板1的与上表面相对的底面上或设置在所述上表面与底面之间的中间层中。如图1所示，当接地部4设置在所述封装基板其它层中时，可以在封装基板1上开设过孔(未示出)，使多个第一导电部3中的一部分第一导电部31通过所述过孔直接与接地部4电连接。
具体的，本实施例中，所述多个第一导电部3中的一部分第一导电部31可以直接与接地部4电连接，所述多个第一导电部3中的另一部分第一导电部32可以通过金属盖2与直接与所述接地部电连接的第一导电部31电连接，从而使第一导电部32也与导电部4电连接。
需要说明的是，由于封装基板1的上表面通常为阻焊材料，一般不易与金属等导体相结合。为了能将第一导电部3设置在封装基板1上，本实施例中，硅片安置区11的周边区域的上表面上开设有多个窗口，窗口可以为封装基板1上表面的阻焊材料上设置的圆形或方形或其它任意形状的开口，第一导电部3设置在窗口内。
具体的，金属盖2与第一导电部3电连接的方式可以有多种。例如，本实施例中，第一导电部3上涂覆有导电胶，金属盖2的与封装基板1相接触的边缘通过所述导电胶与第一导电部3电连接。在本发明的另一个实施例中，金属盖2的边缘还可以通过焊球与第一导电部3电连接。当然，在本发明的其它实施例中，金属盖2还可以通过其它方式与第一导电部3电连接，本发明对此不做限制。
可选的，第一导电部3可以为有机导电薄膜，也可以为半导体薄膜或金属薄膜等，本发明对此不做限制。由于铜具有优良的导电性能和较低的成本，因此，第一导电部3优选为镀铜。
需要说明的是，在本发明的一些实施例中，第一导电部31直接与接地部4相连，第一导电部32通过金属盖2与第一导电部31电连接，从而与接地部4电连接。但本发明中，第一导电部3的接地方式不限于此，在本发明的其他实施例中，也可以是全部第一导电部3均与金属盖2电连接，金属盖2通过焊接或粘附导电胶或其他方式与接地部4电连接，只要能使第一导电部3与金属盖2形成法例第笼即可。
图2为本发明的实施例提供的芯片封装的封装基板1的一种俯视图。如图2所示，硅片安置区11的周边区域设置有一排或多排第一导电部3，而且第一导电部3之间的间距d可以相等或者不等，第一导电部3的排数与间距d都可以根据需要屏蔽的电磁信号的频率而定。
具体的，由于同一硅片的不同引脚上的信号频率不同，同一硅片的不同位置处的电磁干扰的频率也可能不同。考虑到只有当导体的尺寸或导体之间间隙的尺寸可以与电磁信号的波长相比拟时才能对该电磁信号表现出较强的天线效应，控制第一导电部3之间的间距d，也就可以控制导体之间间隙的尺寸，使该间隙d的尺寸远离该导体附近的电磁信号的波长，避免导体对电磁信号产生天线效应，从而有效提高了封装对电磁干扰的屏蔽效果。
例如，在本发明的一个实施例中，硅片的引脚A1上的信号频率为500MHz，引脚A22上信号频率为10GHz，即引脚A1中的信号的波长将远远大于引脚A22中信号的波长，这样，在引脚A1附近的第一导电部3之间的间距就可以大于引脚A22附近的第一导电部3之间的间距。也就相当于在引脚A1附近的导体的长度大于引脚A22附近的导体的长度，这样，引脚A1附近和引脚A22附近的电磁信号都能够被很好的屏蔽。
进一步地，如图3所示，为了能够抑制封装基板1的侧壁处对电磁信号的边缘辐射效应，进一步提高封装的电磁屏蔽效果，优选的，在本发明的一个实施例中还可以在封装基板1还设有第二导电部5，第二导电部5设置于封装基板1的侧壁并延伸到封装基板1的上表面与第一导电部3电连接，从而使第一导电部3、第二导电部5以及金属盖2形成一个更大范围的法拉第笼，更有效地提高了所述芯片封装对高频电磁干扰的屏蔽效果。
可选的，第二导电部5可以为有机导电薄膜，也可以为半导体薄膜或金属薄膜等，本发明对此不做限制。
相应的，如图4所示，本发明的实施例还提供一种封装方法，包括：
S11，在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部；
S12，在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。
本发明实施例提供的芯片方法，通过在封装基板的硅片安置区的周边区域设置多个第一导电部，并使其中至少一部分第一导电部通过扣设在所述封装基板上的金属盖与接地部电连接，使多个第一导电部与金属盖一起形成一个接地的法拉第笼，从而对设置在该法拉第笼中的硅片进行良好的高频电磁屏蔽，有效地提高了封装对高频电磁干扰的屏蔽效果。
具体的，在本发明的一个实施例中，步骤S11可具体包括：在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部，所述多个第一导电部中的一部分第一导电部直接与所述接地部电连接。
则，步骤S12可具体包括：在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的另一部分第一导电部通过所述金属盖与直接与所述接地部电连接的第一导电部电连接。
可选的，在步骤S11之前，所述方法还可包括：在所述封装基板上开设过孔。则S11步骤可具体包括：在所述封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部，所述多个第一导电部中的一部分第一导电部通过所述过孔直接与所述接地部电连接。
需要说明的是，由于封装基板的上表面通常为阻焊材料，一般不易与金属等导体相结合。为了能将第一导电部设置在封装基板上，可选的，在本发明的一个实施例中，步骤S11可以具体包括：
在所述封装基板的上表面上的硅片安置区的周边区域开设多个窗口；
在所述窗口内设置所述第一导电部。
进一步地，在步骤S11之后，步骤S12之前，所述方法还包括：
在所述封装基板上设置第二导电部，所述第二导电部位于所述封装基板的侧壁并延伸到所述封装基板的上表面，与所述第一导电部电连接。从而使第一导电部、第二导电部以及金属盖形成一个更大范围的法拉第笼，能够抑制封装基板的侧壁处对电磁信号的边缘辐射效应，更有效地提高了所述芯片封装对高频电磁干扰的屏蔽效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种芯片封装，包括封装基板和扣设在所述封装基板上的金属盖，其特征在于，
所述封装基板的上表面上设有硅片安置区，所述硅片安置区的周边区域设有多个第一导电部，所述金属盖的边缘与所述封装基板相接触并与所述多个第一导电部电连接，其中，所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。
2.根据权利要求1所述的封装，其特征在于，所述多个第一导电部中的一部分第一导电部直接与所述接地部电连接，所述多个第一导电部中的另一部分第一导电部通过所述金属盖与直接与所述接地部电连接的第一导电部电连接。
3.根据权利要求2所述的封装，其特征在于，所述封装基板上开设有过孔，所述多个第一导电部中的一部分第一导电部通过所述过孔直接与所述接地部电连接。
4.根据权利要求3所述的封装，其特征在于，
所述安装基板在硅片安置区的周边区域的上表面上开设有多个窗口，所述第一导电部设置在所述窗口内。
5.根据权利要求4所述的封装，其特征在于，所述第一导电部上涂覆有导电胶，所述金属盖的边缘通过所述导电胶与所述第一导电部电连接。
6.根据权利要求4所述的封装，其特征在于，所述金属盖的边缘通过焊球与所述第一导电部电连接。
7.根据权利要求5或6所述的封装，其特征在于，所述第一导电部在所述硅片安置区的周边区域排成一排或多排。
8.根据权利要求7所述的封装，其特征在于，所述第一导电部之间的间距相等或者不等。
9.根据权利要求1-6中任一项所述的封装，其特征在于，所述第一导电部包括有机导电薄膜、半导体薄膜、金属薄膜中的至少一种。
10.根据权利要求9所述的封装，其特征在于，所述第一导电部为镀铜。
11.根据权利要求1-6中任一项所述的封装，其特征在于，所述封装基板还设有第二导电部，所述第二导电部设置于所述封装基板的侧壁并延伸到所述封装基板的上表面与所述第一导电部电连接。
12.根据权利要求11所述的封装，其特征在于，所述第二导电部包括有机导电薄膜、半导体薄膜、金属薄膜中的至少一种。
13.一种封装方法，其特征在于，包括：
在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部；
在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接，所述接地部设置于所述封装基板上，用于将所述封装基板接地。
14.根据权利要求13所述的方法，其特征在于，所述在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部包括：
在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部，所述多个第一导电部中的一部分第一导电部直接与所述接地部电连接；
所述在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的至少一部分第一导电部通过所述金属盖与接地部电连接包括：
在所述封装基板的上表面上扣设金属盖以使所述多个第一导电部中的另一部分第一导电部通过所述金属盖与直接与所述接地部电连接的第一导电部电连接。
15.根据权利要求14所述的方法，其特征在于，在所述在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部之前，所述方法还包括在所述封装基板上开设过孔；
所述在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部，所述多个第一导电部中的一部分第一导电部直接与所述接地部电连接包括
在所述封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部，所述多个第一导电部中的一部分第一导电部通过所述过孔直接与所述接地部电连接。
16.根据权利要求13所述的方法，其特征在于，
所述在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部包括：
在所述封装基板的上表面上的硅片安置区的周边区域开设多个窗口：
在所述窗口内设置所述第一导电部。
17.根据权利要求13-16中任一项所述的方法，其特征在于，在所述在封装基板的上表面上的硅片安置区的周边区域设置多个第一导电部的步骤之后，在所述封装基板的上表面上扣设金属盖以使所述金属盖通过所述第一导电部与所述接地部电连接的步骤之前，所述方法还包括：
在所述封装基板上设置第二导电部，所述第二导电部位于所述封装基板的侧壁并延伸到所述封装基板的上表面，与所述第一导电部电连接。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014012370A1 (zh) * 2012-07-20 2014-01-23 华为技术有限公司 一种芯片封装及封装方法
CN103617991A (zh) * 2013-11-20 2014-03-05 华进半导体封装先导技术研发中心有限公司 半导体封装电磁屏蔽结构及制作方法
CN103943610A (zh) * 2014-04-16 2014-07-23 华为技术有限公司 一种电子元件封装结构及电子设备
US10116555B2 (en) 2014-06-30 2018-10-30 Huawei Technologies Co., Ltd. Switch mode switching method, device, and system
CN113823622A (zh) * 2020-06-18 2021-12-21 华为技术有限公司 芯片封装器件及电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170065863A (ko) 2015-12-04 2017-06-14 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 가지는 반도체 패키지 및 제조 방법
CN114206090B (zh) * 2021-11-30 2024-04-16 四川天邑康和通信股份有限公司 一种能够有效解决pon/全光网关发热和屏蔽信号互绕的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539167A (zh) * 2001-08-01 2004-10-20 �Ҵ���˾ 用于电子封装的电磁干扰屏蔽
CN1638117A (zh) * 2004-01-08 2005-07-13 株式会社日立制作所 高频模块
CN101083231A (zh) * 2006-06-01 2007-12-05 美国博通公司 集成电路封装体及其装配方法
US20120074559A1 (en) * 2010-09-24 2012-03-29 International Business Machines Corporation Integrated circuit package using through substrate vias to ground lid

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043534A (en) 1990-07-02 1991-08-27 Olin Corporation Metal electronic package having improved resistance to electromagnetic interference
JP2772739B2 (ja) * 1991-06-20 1998-07-09 いわき電子株式会社 リードレスパッケージの外部電極構造及びその製造方法
US5294826A (en) 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
US5796170A (en) 1996-02-15 1998-08-18 Northern Telecom Limited Ball grid array (BGA) integrated circuit packages
US5986340A (en) 1996-05-02 1999-11-16 National Semiconductor Corporation Ball grid array package with enhanced thermal and electrical characteristics and electronic device incorporating same
US5761053A (en) 1996-05-08 1998-06-02 W. L. Gore & Associates, Inc. Faraday cage
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US6051888A (en) 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
US5866943A (en) 1997-06-23 1999-02-02 Lsi Logic Corporation System and method for forming a grid array device package employing electomagnetic shielding
JP2000058691A (ja) * 1998-08-07 2000-02-25 Sharp Corp ミリ波半導体装置
EP1130642A4 (en) * 1999-07-26 2008-01-09 Tdk Corp HIGH FREQUENCY MODULE
US20010033478A1 (en) 2000-04-21 2001-10-25 Shielding For Electronics, Inc. EMI and RFI shielding for printed circuit boards
US6365960B1 (en) * 2000-06-19 2002-04-02 Intel Corporation Integrated circuit package with EMI shield
US6512675B1 (en) 2000-06-28 2003-01-28 Advanced Micro Devices, Inc. Heat sink grounded to a grounded package lid
US20020096767A1 (en) 2001-01-25 2002-07-25 Cote Kevin J. Cavity down ball grid array package with EMI shielding and reduced thermal resistance
US6798990B2 (en) 2001-02-09 2004-09-28 International Business Machines Corporation Laser safety method for DC coupled parallel optical link
CN1256822C (zh) 2002-08-30 2006-05-17 华为技术有限公司 一种光功率自动控制的方法
US6956285B2 (en) 2003-01-15 2005-10-18 Sun Microsystems, Inc. EMI grounding pins for CPU/ASIC chips
CN100499438C (zh) 2003-10-28 2009-06-10 华为技术有限公司 一种波分复用光网络光功率控制的方法
US7582951B2 (en) * 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
KR100691632B1 (ko) * 2006-05-16 2007-03-12 삼성전기주식회사 반도체칩, 반도체칩의 제조방법 및 반도체칩 패키지
US7514774B2 (en) 2006-09-15 2009-04-07 Hong Kong Applied Science Technology Research Institute Company Limited Stacked multi-chip package with EMI shielding
JP5070034B2 (ja) 2007-12-26 2012-11-07 株式会社日立製作所 ネットワークシステム、光集線装置及び光ネットワーク装置
US8138024B2 (en) * 2008-02-26 2012-03-20 Stats Chippac Ltd. Package system for shielding semiconductor dies from electromagnetic interference
US7759168B2 (en) * 2008-05-13 2010-07-20 International Business Machines Corporation Electromagnetic interference shield for semiconductors using a continuous or near-continuous peripheral conducting seal and a conducting lid
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
WO2011111300A1 (ja) * 2010-03-09 2011-09-15 パナソニック株式会社 側面に電極を有する半導体パッケージおよび半導体装置
US8659912B2 (en) * 2010-05-10 2014-02-25 Biotronik Se & Co. Kg Shielding device for shielding an electronic component
CN102185658B (zh) 2011-05-16 2014-11-12 浙江工业大学 可自动调整发射光功率的智能化光收发模块
CN102779811B (zh) * 2012-07-20 2015-02-04 华为技术有限公司 一种芯片封装及封装方法
TWI503944B (zh) * 2013-04-18 2015-10-11 矽品精密工業股份有限公司 屏蔽罩、半導體封裝件及其製法暨具有該屏蔽罩之封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539167A (zh) * 2001-08-01 2004-10-20 �Ҵ���˾ 用于电子封装的电磁干扰屏蔽
CN1638117A (zh) * 2004-01-08 2005-07-13 株式会社日立制作所 高频模块
CN101083231A (zh) * 2006-06-01 2007-12-05 美国博通公司 集成电路封装体及其装配方法
US20120074559A1 (en) * 2010-09-24 2012-03-29 International Business Machines Corporation Integrated circuit package using through substrate vias to ground lid

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014012370A1 (zh) * 2012-07-20 2014-01-23 华为技术有限公司 一种芯片封装及封装方法
US9484311B2 (en) 2012-07-20 2016-11-01 Huawei Technologies Co., Ltd. Chip package and packaging method
CN103617991A (zh) * 2013-11-20 2014-03-05 华进半导体封装先导技术研发中心有限公司 半导体封装电磁屏蔽结构及制作方法
CN103943610A (zh) * 2014-04-16 2014-07-23 华为技术有限公司 一种电子元件封装结构及电子设备
CN103943610B (zh) * 2014-04-16 2016-12-07 华为技术有限公司 一种电子元件封装结构及电子设备
US9839167B2 (en) 2014-04-16 2017-12-05 Huawei Technologies Co., Ltd. Electronic component package structure and electronic device
US10091915B2 (en) 2014-04-16 2018-10-02 Huawei Technologies Co., Ltd. Electronic component package structure and electronic device
US10116555B2 (en) 2014-06-30 2018-10-30 Huawei Technologies Co., Ltd. Switch mode switching method, device, and system
CN113823622A (zh) * 2020-06-18 2021-12-21 华为技术有限公司 芯片封装器件及电子设备

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CN102779811B (zh) 2015-02-04
US9484311B2 (en) 2016-11-01
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US20150102473A1 (en) 2015-04-16
WO2014012370A1 (zh) 2014-01-23

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