CN102761396B - 基于fpga的高速串行接口 - Google Patents

Abstract

基于FPGA的高速串行接口，属于通信领域，本发明为解决目前的FPGA与外界的接口不能满足日益发展的需求的问题。本发明包括收发器模块、收发器控制模块、RX_FIFO、TX_FIFO、分析模块、接收通道控制模块和发送通道控制模块，收发器模块由接收器和发送器组成，用于数据的串并转换；收发器控制模块：用于完成收发器模块的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO和TX_FIFO的读写控制；数据被分析模块：用于从RX_FIFO中读取数据，并对所述数据进行分析处理后通过接收通道控制模块发送给PFGA内部的模块；还用于将发送通道控制模块发送的有效数据写入TX_FIFO。

Description

基于FPGA的高速串行接口

技术领域

本发明涉及基于FPGA的高速串行接口，属于通信领域。

背景技术

FPGA可以处理的数据形式都是并行数据，所以要实现FPGA与其他器件的通信，一般都需要占用较多的数字I/O引脚，但是随着对信息流量需求的不断增长，芯片的管脚数并不可能无限制的增加，传统的并行接口技术成为进一步提高数据传输速率的瓶颈。而由于串行通信对连接线的要求很小，一般只需要发送和接受两个接口，而且由于硬件工艺和传输工艺的提高，串行通信的通信速率也已经得到了较大的提升，因此，目前的FPGA与外界的接口不能满足日益发展的需求。

发明内容

本发明目的是为了解决目前的FPGA与外界的接口不能满足日益发展的需求的问题，提供了一种基于FPGA的高速串行接口。

本发明所述基于FPGA的高速串行接口，FPGA内部构建串行接口，所述串行接口通过SFP模块与外界实现通信，

所述基于FPGA的高速串行接口包括收发器模块、收发器控制模块、RX_FIFO、TX_FIFO、分析模块、接收通道控制模块和发送通道控制模块，

收发器模块由接收器和发送器组成，

接收器：用于将接收到的高速串行数据解码并转换为低速的并行数据，并将该并行数据发送给收发器控制模块；

发送器：用于将从收发器控制模块接收的低速的并行数据按相应的编码转换为高速的串行数据输出；

收发器控制模块：用于完成收发器模块的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO和TX_FIFO的读写相关控制；

RX_FIFO：用于存储收发器控制模块写入的数据，并提供给分析模块读取；

TX_FIFO：用于存储分析模块发送的数据，并提供给收发器控制模块读取；

数据被分析模块：用于从RX_FIFO中读取数据，并对所述数据进行分析处理后通过接收通道控制模块发送给PFGA内部的模块；还用于将发送通道控制模块发送的有效数据写入TX_FIFO。

本发明的优点：

1.实现多通道光纤通信，通信速率可达到1.0625Gbps、2.125Gbps和4.25Gbps；

2.由控制芯片FPGA逻辑实现光纤通道(Fibre channel)通信协议的底层协议；

3.设计方法对其他类型的串行通信协议具有一定的通用性；

4.实现不同的通信节点间时间同步和时钟同步。

附图说明

图1是本发明所述基于FPGA的高速串行接口的原理框图；

图2是初始化状态机；

图3是FC传输字同步状态机；

图4是FC端口状态机，该状态机中的数字为不同两个状态之间的转换条件：1表示“未检测到原语”，2表示“检测到离线原语”，3表示“无操作原语信号”，4表示“链路恢复原语”，5表示“链路恢复响应原语”，6表示“空闲原语”，7表示“等待未完成”，8表示“等待完成”。

具体实施方式

具体实施方式一：下面结合图1说明本实施方式，本实施方式所述基于FPGA的高速串行接口，FPGA内部构建串行接口，所述串行接口通过SFP模块与外界实现通信，

所述基于FPGA的高速串行接口包括收发器模块1、收发器控制模块2、RX_FIFO3、TX_FIFO4、分析模块5、接收通道控制模块6和发送通道控制模块7，

收发器模块1由接收器1-1和发送器1-2组成，

接收器1-1：用于将接收到的高速串行数据解码并转换为低速的并行数据，并将该并行数据发送给收发器控制模块2；

发送器1-2：用于将从收发器控制模块2接收的低速的并行数据按相应的编码转换为高速的串行数据输出；

收发器控制模块2：用于完成收发器模块1的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO3和TX_FIFO4的读写相关控制；

RX_FIFO3：用于存储收发器控制模块2写入的数据，并提供给分析模块5读取；

TX_FIFO4：用于存储分析模块5发送的数据，并提供给收发器控制模块2读取；

数据被分析模块5：用于从RX_FIFO 3中读取数据，并对所述数据进行分析处理后通过接收通道控制模块6发送给PFGA内部的模块；还用于将发送通道控制模块7发送的有效数据写入TX_FIFO4。

收发器模块1选用Altera公司的Quartus II生成的IP核。

Altera Stratix II GX系列FPGA拥有四个可配置的高速收发器(Transceiver)通道，每个通道均可配置为单幅或双幅，分别具有8b/10b的SEDERS(Serializer/Deserializer,串行器/解串器)和16b/20b的SEDERS，数据速率分别能达到600Mbps-3.125Gbps和1Gbps-6.25Gbps。在这些收发器上还可以实现多种串行通信协议。

收发器模块1分为接收器1-1和发送器1-2两部分，接收器1-1主要实现将接收到的高速串行数据解码并转换为低速的并行数据，发送器1-2主要功能是将低速的并行数据按相应的编码转换为高速的串行数据。接收过程可以对信号按照编码规则进行错误检测，发送和接收过程中可以按照特定的字符进行字对齐。

发送器1-2时钟是由本地高精度时钟源提供，接收器1-1时钟则是由收发器模块1中的CRU(Clock Recovery Unit)从接收数据中恢复的时钟提供。

使用Altera公司的Quartus II生成高速收发器的过程中，可以对收发器模块1的各种参数和可选择的输入输出进行配置。

RX_FIFO3和TX_FIFO4主要解决不同时钟域之间的数据不同步和数据的位宽转换，由Altera公司的Quartus II生成的IP core。

RX_FIFO3输入位宽为18bits，输出位宽也是18bits的FIFO。而TX_FIFO4是输入位宽为36bits，输出位宽为18bits。

分析模块5包括了接收通道和发送通道的读写状态机和接收通道控制模块6与RX_FIFO3的控制逻辑，发送通道控制模块7与TX_FIFO4的控制逻辑。

TX通道由状态机控制，复位后不断检测从发送通道控制模块7的零地址读数，直至读到高十六位和低十六位均不为零的有效信号，低十六位作为一帧数据的数据个数，高十六位重复发送次数。然后将一帧数据加上控制字标志后，按照数据个数和重复次数发送至TX_FIFO4。

RX通道在分析模块5中由状态机控制，读取RX_FIFO3中的18位信号，并将低十六位作为有效的信号，转换位宽后作为接收通道控制模块6的输入。

在分析模块5检测到一帧数据的帧头后，继续接收并将外部时间同步逻辑的时间戳加入数据帧中。

接收通道控制模块6输入输出位宽均为64bits，发送通道控制模块7输入位宽为64bits，输出位宽为32bits。

具体实施方式二：下面结合图2至图4说明本实施方式，本实施方式对实施方式一作进一步说明，收发器控制模块2由初始化状态机、FC传输字同步状态机和FC端口状态机共同完成。

收发器控制模块2主要完成收发器模块1的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO3和TX_FIFO4的相关控制。

收发器模块1的初始化：

参见图2对初始化状态机进行说明，初始化状态机对复位后的收发器模块1进行模拟和数字复位以及数字对齐操作，完成这些操作后，收发器控制模块2进入监控状态，随时监测输入或者输出通道的操作，所述初始化状态机包括：

空闲状态：在下个时钟周期转换到节电模式；

节电模式：启动节电模式，当节电完成信号为低电平表示节电未完成时，进行自循环；当检测到节电完成信号位高电平表示节电模式完成时，进入模拟复位状态；

模拟复位状态：用于实现模拟复位操作，模拟复位完成物理介质接入层的所有模拟电路的复位；当模拟复位操作完成时，进行数字复位状态；

数字复位状态：用于实现数字复位操作，数字复位完成物理编码子层的所有数字逻辑的复位；当数据复位完成时，进入对齐状态；

对齐状态：用于实现将接收到的串行数据按FC协议的数据编码方式对齐的功能，当检测到对齐完成信号以确定完成数据对齐时，进入监测状态；

监测状态：用于接收FC协议有效数据和控制信号信号；当接收错误或光纤数据丢失或接收通道频率未锁存时，进入空闲状态。

收发器模块1的信号编码和解码：

在FC中，数据的传输采用8B/10B编码，用以限制最大运行编码长度，维护数据比特流电位的平衡(DC-free)，并且提供信息数据的编码对齐。通过收发器模块1接收和发送的信号包括两种：数据字符(Data)和专用字符(Special Character)。在FC协议中由几个专用字符组合在一起，并通过字符有序集来表示一定的特殊含义，如：帧边界、简单传输请求或通过周期性的交互维持链路传输状态。收发器控制模块2可以实现8B/10B编码方式的编码与解码逻辑。

收发器控制模块2对RX_FIFO3和TX_FIFO4的控制：

收到的数据向外部逻辑传输时，由收发器控制模块2对RX_FIFO3的写操作进行控制，写入时在信号前加两位标志位以表示当前信号为数据或者控制信号。

参见图3对FC传输字同步状态机进行说明。

FC传输字同步状态机包括同步状态和失步状态，收发器控制模块2的初始状态为失步状态，

失步状态：当收发器控制模块2检测到连续三个同步有序集时，进入同步状态；

同步状态：当收发器控制模块2检测到连续四个无效有序集或检测到丢失信号时，收发器控制模块2进入失步状态。

正常情况下，接收器1-2的初始状态为同步丢失状态，此时的接收器1-2会尝试进行同步。当接收器1-2检测到三个有序集(Ordered set)，在它们各自最左边的位置都出现了特定的控制字(FC协议中为K28.5)，而且整个过程没有被无效的传输字打断，则接收器1-2进入到同步获得状态，同时接收器1-2开始接收比特信息流，并开始进行解码(之前检测的第三个序列集应作为有效信息，也要进行解码)。

当满足失步条件时，接收器进入到同步丢失状态。失步条件包括检测到连续四个无效传输字、检测到丢失信号(Loss-of-Signal)和接收器退出重置状态。在进入到同步丢失状态以后，仍然保持可操作状态，但是不再接收比特信息流和进行相应的解码。

生成有序集：

在FC协议中，有序集的每条命令都是由表示数据或专用符号的四个字符组成，每条命令均表示一定的含义，所有命令都以专用字符K28.5作为开始。在FC-2协议层中有帧分隔符、原语信号、原语序列三种主要的命令。

帧分隔符：SOF(Start of Frame)和EOF(End of Frame)；

原语信号：包括空闲(Idle)和接收器准备(Receiver Ready，R_RDY)有序集。当一个可操作的节点端口准备好发送或接收数据时，一个表示空闲命令的原语信号会被发送；当接口缓冲区准备好接收数据帧时，一个表示接收器1-2准备的原语信号会被发送。

原语序列：是一组被连续地重复发送的有序集用于表示节点端口特定的状态或端口逻辑状态。当一个原语序列被节点端口接收或识别.节点端口恢复各自相应的原语序列或空闲命令。识别一个原语序列需要连续地检测3个相同有序集，典型的原语序列有FC-l层的OLS、NOS、LR、LRR。

·无操作原语序列NOS(Not Operational primitive Sequence)：表明传送端口已检测出链路失效状态或离线，等待接收OLS原语序列。

·离线原语序列OLS(Offline Primitive Sequence)：指明传送端口已启动链路初始化协议，接收并识别NOS原语序列或者进入离线状态。

·链路恢复原语序列LR(Link Reset primitive sequence)：表明传送端口正在启动链路恢复协议或从链路超时中恢复。

·链路恢复响应原语序列LRR(Link Reset Response primitive sequence)：表明传送端口接收和识别LR原语序列。

收发器控制模块2中由于FC底层协议的需要生成原语信号和原语序列，并在FC端口状态机和发送通道控制逻辑中使用。

参见图4进行说明，FC端口状态机包括：

离线发送状态：FC端口状态机进入此状态以完成实现链路初始化协议以退出离线状态；和通过在线离线协议实现在线状态到离线状态的转换，

FC端口状态机进入离线发送状态时，会发送一段最短为5毫秒的离线原语序列，这段时间内忽略所有接收到的数据，当未检测到原语和等待5ms未完成时，进行自循环；当检测到离线原语和等待5ms未完成时，进入离线接收状态；当检测到无操作原语和等待5ms未完成时，进入无操作接收状态；当检测到链路恢复原语和等待5ms未完成时，进入链路恢复接收状态；当等待5ms完成时进入等待离线状态；

离线接收状态：检测原语，当检测到的原语是无操作原语时，进入无操作接收状态；当检测到的原语是链路恢复原语时，进入链路恢复接收状态；

等待离线状态：FC端口处于此状态时，会发送无操作原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语或链路恢复响应原语时，进入无操作发送状态；

无操作接收状态：FC端口状态机进入此状态时会更新相应的错误计数器；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；

无操作发送状态：FC端口状态机进入此状态时会更新相应的错误计数器。FC端口处于此状态时，会发送无操作原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；

链路恢复发送状态：FC端口状态机进入链路恢复发送状态以实现FC端口链路复位协议的初始化。FC端口处于此状态时，会发送链路恢复原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当接收到链路恢复响应原语时，进入链路恢复响应接收状态；

链路恢复接收状态：端口状态机处于该状态时，端口会发送链路恢复响应原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复响应原语时，进入链路恢复响应接收状态；当检测到空闲原语信号时，进入激活状态；

链路恢复响应接收状态：端口状态机处于该状态时，端口会发送空闲原语序列。当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当检测到空闲原语信号时，进入激活状态；

激活状态：当端口状态机处于激活状态时，FC端口可以发送和接受数据帧和原语序列；当检测到数据帧或原语序列时，端口保持激活状态；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当检测到链路恢复响应原语时，进入链路恢复响应接收状态。

FC端口状态机实现FC协议中FC端口状态的控制，FC端口状态包括Idle、无操作(not_operational)、离线(offline)、链路恢复(link_reset)和链路恢复响应(link resetresponse)。依照协议，连续收到三个相同的有序集，此原语集会被识别，FC状态也会随之发生改变。

FC发送通道控制：

当一个可操作的节点端口准备好发送或接收数据时，一个表示空闲命令的原语信号会被发送，此时表示FC端口初始化完成。初始化完成的情况下，发送通道的数据为TX_FIFO的输出数据。而在初始化过程中，根据当前FC端口的状态发送相应的有序集，直至FC端口状态机完成初始化。

下面给出具体的实施方式：

1.发送通道：

1)数据源按照FC协议的数据组织形式以帧的格式发送数据到发送通道控制模块7，从零地址开始存储；

2)分析模块5中的发送通道控制逻辑持续的从发送通道控制模块7的零地址进行读操作，读到有效数据后，按照数据中包含的数据帧的信息(帧长度和发送重复次数)将发送通道控制模块7中的有效数据发送到TX_FIFO4中；

3)收发器控制模块2完成收发器模块1的初始化后，通过FC端口状态机和发送通道状态机使FC端口完成初始化，处于可以发送和接收数据的状态。在收发器控制模块2中以一定的编码方式将TX_FIFO4中的数据发送到收发器模块1中；

4)收发器模块1将接收到的数据编码后转为串行数据，以本地高精度时钟经过差分输出端口输出到SFP模块上，通过传送介质发送出去。

2.接收通道：

1)收发器模块1的差分接收端通过SFP模块接收传输介质上的串行数据，以CRU单元恢复出的时钟解串。收发器模块1对信号进行字对齐和解码等操作，输送给收发器控制模块2；

2)收发器控制模块2完成收发器模块1同步和FC端口初始化，进入可操作状态后，接收收发器模块1送来的数据，进行底层协议解码操作后送入RX_FIFO3中；

3)分析模块5接收RX_FIFO3中的数据，在检测到一帧数据的帧头后将时间同步模块送来的时间戳加入数据帧中发送至发送通道控制模块7，完成接收操作，等待外部逻辑读取。

Claims (4)

1.基于FPGA的高速串行接口，其特征在于，FPGA内部构建串行接口，所述串行接口通过SFP模块与外界实现通信， 

所述基于FPGA的高速串行接口包括收发器模块(1)、收发器控制模块(2)、RX_FIFO(3)、TX_FIFO(4)、分析模块(5)、接收通道控制模块(6)和发送通道控制模块(7)， 

收发器模块(1)由接收器(1-1)和发送器(1-2)组成， 

接收器(1-1)：用于将接收到的高速串行数据解码并转换为低速的并行数据，并将该并行数据发送给收发器控制模块(2)； 

发送器(1-2)：用于将从收发器控制模块(2)接收的低速的并行数据按相应的编码转换为高速的串行数据输出； 

收发器控制模块(2)：用于完成收发器模块(1)的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO(3)和TX_FIFO(4)的读写相关控制；收发器控制模块(2)由初始化状态机、FC传输字同步状态机和FC端口状态机共同完成；初始化状态机包括： 

空闲状态：在下个时钟周期转换到节电模式； 

节电模式：启动节电模式，当节电完成信号为低电平表示节电未完成时，进行自循环；当检测到节电完成信号位高电平表示节电模式完成时，进入模拟复位状态； 

模拟复位状态：用于实现模拟复位操作，模拟复位完成物理介质接入层的所有模拟电路的复位；当模拟复位操作完成时，进行数字复位状态； 

数字复位状态：用于实现数字复位操作，数字复位完成物理编码子层的所有数字逻辑的复位；当数据复位完成时，进入对齐状态； 

对齐状态：用于实现将接收到的串行数据按FC协议的数据编码方式对齐的功能，当检测到对齐完成信号以确定完成数据对齐时，进入监测状态； 

监测状态：用于接收FC协议有效数据和控制信号信号；当接收错误或光纤数据丢失或接收通道频率未锁存时，进入空闲状态； 

RX_FIFO(3)：用于存储收发器控制模块(2)写入的数据，并提供给分析模块(5)读取； 

TX_FIFO(4)：用于存储分析模块(5)发送的数据，并提供给收发器控制模块(2)读取； 

数据被分析模块(5)：用于从RX_FIFO(3)中读取数据，并对所述数据进行分析处理后通过接收通道控制模块(6)发送给PFGA内部的模块；还用于将发送通道控制模块(7)发送的有效数据写入TX_FIFO(4)。 

2.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，收发器模块(1)选用Altera公司的Quartus II生成的IP核。 

3.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，FC传输字同步状态机包括同步状态和失步状态，收发器控制模块(2)的初始状态为失步状态， 

失步状态：当收发器控制模块(2)检测到连续三个同步有序集时，进入同步状态； 

同步状态：当收发器控制模块(2)检测到连续四个无效有序集或检测到丢失信号时，收发器控制模块(2)进入失步状态。 

4.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，FC端口状态机包括： 

离线发送状态：FC端口状态机进入此状态以完成实现链路初始化协议以退出离线状态；和通过在线离线协议实现在线状态到离线状态的转换， 

FC端口状态机进入离线发送状态时，会发送一段最短为5毫秒的离线原语序列，这段时间内忽略所有接收到的数据，当未检测到原语和等待5ms未完成时，进行自循环；当检测到离线原语和等待5ms未完成时，进入离线接收状态；当检测到无操作原语和等待5ms未完成时，进入无操作接收状态；当检测到链路恢复原语和等待5ms未完成时，进入链路恢复接收状态；当等待5ms完成时进入等待离线状态； 

离线接收状态：检测原语，当检测到的原语是无操作原语时，进入无操作接收状态；当检测到的原语是链路恢复原语时，进入链路恢复接收状态； 

等待离线状态：FC端口处于此状态时，会发送无操作原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语或链路恢复响应原语时，进入无操作发送状态； 

无操作接收状态：FC端口状态机进入此状态时会更新相应的错误计数器；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到链路恢复原语时，进入链路恢复接收状态； 

无操作发送状态：FC端口状态机进入此状态时会更新相应的错误计数器 ；FC端口处于此状态时，会发送无操作原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态； 

链路恢复发送状态：FC端口状态机进入链路恢复发送状态以实现FC端口链路复位协议的初始化 ；FC端口处于此状态时，会发送链路恢复原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当接收到链路恢复响应原语时，进入链路恢复响应接收状态； 

链路恢复接收状态：端口状态机处于该状态时，端口会发送链路恢复响应原语序列；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复响应原语时，进入链路恢复响应接收状态；当检测到空闲原语信号时，进入激活状态； 

链路恢复响应接收状态：端口状态机处于该状态时，端口会发送空闲原语序列 ；当未检测到原语时，进行自循环；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当检测到空闲原语信号时，进入激活状态； 

激活状态：当端口状态机处于激活状态时，FC端口可以发送和接受数据帧和原语序列；当检测到数据帧或原语序列时，端口保持激活状态；当检测到离线原语时，进入离线接收状态；当检测到无操作原语时，进入无操作接收状态；当检测到链路恢复原语时，进入链路恢复接收状态；当检测到链路恢复响应原语时，进入链路恢复响应接收状态。