CN202331445U

CN202331445U - 高速数据传输装置

Info

Publication number: CN202331445U
Application number: CN2011204531228U
Authority: CN
Inventors: 朱磊
Original assignee: Sichuan Jiuzhou Electric Group Co Ltd
Current assignee: Sichuan Jiuzhou Electric Group Co Ltd
Priority date: 2011-11-16
Filing date: 2011-11-16
Publication date: 2012-07-11
Anticipated expiration: 2021-11-16

Abstract

本实用新型涉及一种数据传输领域，尤其是涉及高速数据传输装置。本实用新型采用的技术方案是针对现有技术中存在的问题，提供一种基于高速数据传输装置，通过数据打包单元、数据解析单元、控制单元配合高速串行收发器工作实现数据高速传输过程。本装置包括高速串行收发器、数据打包单元、数据解析单元、控制单元，各个单元正确连接后实现本装置功能。本实用新型主要应用于高速数据传输领域。

Description

高速数据传输装置

技术领域

本实用新型涉及数据传输领域，尤其是涉及一种高速数据传输装置。

背景技术

现代通信及多媒体技术的发展，对于数据的高速传输提出了更高的要求。传统的并行传输接口已经不能满足海量数据的高速传输需求，而单端的传输方式受到噪声的影响，其传输速度只能达到250Mbps，远远不能满足当前数据传输中上G比特的传输要求。

实用新型内容

本实用新型采用的技术方案是针对现有技术中存在的问题，提供一种高速数据传输装置，通过数据打包单元、数据解析单元、控制单元配合高速串行收发器工作实现数据高速传输过程。

为达到上述目的，本实用新型采用的技术方案是：

一种高速数据传输装置，包括高速串行收发器、数据打包单元、数据解析单元、控制单元，所述控制单元第一端口、控制单元第二端口分别与数据打包控制单元第一端口、高速串行收发器第一端口连接，所述控制单元第三端口与所述数据解析单元第一端口双向通讯连接，所述数据打包单元第二端与高速串行收发器第二端口连接，所述数据解析单元第二端口与高速串行收发器第三端口连接，所述数据打包单元第三端口作为传输装置第一端口，所述控制单元第四端口作为传输装置第二端口，所述数据解析单元第三端口作为传输装置第三端口，所述高速串行收发器第四端口作为传输装置第四端口，所述高速串行收发器第五端口作为传输装置第五端口。

所述数据打包单元包括编码器、发送FIFO电路、封装电路，编码器输入端口作为数据打包单元第三端口，编码器输出端口、发送FIFO电路、封装电路一输入端口依次顺序连接，封装电路另一输入端口与控制单元第一端口连接，封装电路输出端作为数据打包单元第二端口，封装电路输出端口与高速串行收发器连接。

所述数据解析单元包括解析电路、接收FIFO电路、解码器，解析电路一输入端口与控制单元第三端口连接，解析电路另一输入端口作为数据解析单元第二端口与高速串行收发器第三端口与连接，解析电路输出端口、接收FIFO电路、解码器输入端口依次顺序连接，解码器输出端口作为数据解析单元第三端口。

所述高速串行收发器是RocketIO模块。

从上述本实用新型的结构特征可以看出，其优点是

通过数据打包单元、数据解析单元、控制单元配合高速串行收发器工作实现数据高速传输过程，在控制单元信号控制中，数据打包单元按照简单自定义协议将数据打包为串行数据，通过高速串行收发器将串行数据变换为并行信号通过传输装置第四端口输出；差分信号通过传输装置第五端口输入，通过高速串行收发器将并行数据转换为串行数据，最后通过数据解析单元进行数据解析。这个过程实现两点之间的高速简单通信，传输效果可以到达上G比特。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1 是本装置结构原理图；

图2是数据打包单元结构原理图；

图3是数据解析单元结构原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

优选实施例

FPGA由于其自身的可重复设计特点，可以很好的支持目前各种类型的串行通信协议，各大FPGA厂商都推出了嵌入式的高速串行模块。高速串行收发器（RocketIO模块）正是Xilinx公司在其FPGA中嵌入的高速串行通信模块，采用两对差分对来进行数据的发送和接收，可实现两个单工或一对全双工的数据传输。高速串行收发器采用时钟恢复电路、8B/10B线路编解码、预加重技术、通道绑定、字符检测等技术，大大减少了噪声的干扰、信号的延迟、时钟的扭曲，其传输速度能达到10Gbps以上。

如图1所示，本装置包括高速串行收发器、数据打包单元、数据解析单元、控制单元，所述控制单元第一端口、控制单元第二端口分别与数据打包控制单元一输入端口、高速串行收发器第一端口连接，所述控制单元第三端口与所述数据解析单元一端口双向通讯连接，所述数据打包单元输出端与高速串行收发器第二端口连接，所述数据解析单元另一输入端口与高速串行收发器第三端口连接，所述数据打包单元另一输入端口作为传输装置（全称是高速数据传输装置）第一端口，所述控制单元第四端口作为传输装置第二端口，所述数据解析单元输出端口作为传输装置第三端口，所述高速串行收发器第四端口作为传输装置第四端口，所述高速串行收发器第五端口作为传输装置第五端口。传输装置第一端口接收数据及控制总线接口发送数据流信息，传输装置第二端口接收数据及控制总线接口发送控制信息，传输装置第三端口发送数据流信息给数据及控制总线接口。传输装置第四端口、第五端口都采用差分对的形式，其中传输装置第四端口为发送差分端（包括TXP端口和TXN端口）发送差分信号,传输装置第五端口为接收差分端（包括RXP端口和RXN端口）接收差分信号，在发送差分端与接收差分端之间采用点对点的连接结构，差分信号经过编码，消除信号序列中直流分量，从而可以提高噪声容限。同时，接受到的数据中可以恢复出时钟，信号中携带时钟，解决了信号偏移问题。高速串行通信技术更低的成本已经取代并行通信方式成为光纤通信、图像处理、海量存储、测试设备等领域的主要传输标准。其中本设计采用Xilinx公司的FPGA（型号XC5VSX50T）实现数据打包单元、数据解析单元、控制单元。

如图2所示，数据打包单元包括编码器、发送FIFO电路、封装电路，编码器输入端口作为数据打包单元第三端口，编码器输出端口、发送FIFO电路、封装电路一输入端口依次顺序连接，封装电路另一输入端口与控制单元第一端口连接，封装电路输出端作为数据打包单元第二端口，封装电路输出端口与高速串行收发器连接。

如图3所示，数据解析单元包括解析电路、接收FIFO电路、解码器，解析电路一输入端口与控制单元第三端口连接，解析电路另一输入端口作为数据解析单元第二端口与高速串行收发器第三端口与连接，解析电路输出端口、接收FIFO电路、解码器输入端口依次顺序连接，解码器输出端口作为数据解析单元第三端口。

控制单元通过逻辑门电路接收数据及控制总线接口的控制信号，控制单元的输出的控制信号控制数据打包单元是否将数据传输给高速串行收发器或者数据解析单元数据是否将数据传输给接收FIFO电路。

1、数据打包工作过程

数据及控制总线接口将输出的8bit原始数据经过CRC编码后，通过传输装置第一端口将数据送入数据打包单元的编码器中，然后在通过发送FIFO电路、封装电路处理，同时数据及控制总线接口产生控制信号通过控制单元将数据打包单元（控制单元通过具体控制封装电路）形成的数据流传入高速串行收发器，经过高速串行收发器并串转换后，通过高速串行收发器的发送差分端（传输装置第四端口）将数据输出，其中编码器采用8b/10b编码器；封装电路是按照规定协议（本协议包括数据帧结构，对齐SP和空闲idle，其中数据帧结构包括帧头SF、数据帧、帧尾EF，这种简单的自定义协议是为了实现两点之间的简单通信，因此不需要地址、校验等其他控制信息）进行数据封装。

2、数据解析工作过程

从高速串行收发器接收差分端（传输装置第五端口）接收到的数据经过串并转换后，将数据输入数据解析单元得解析电路中，其中解析电路解析输入数据（去掉帧头、帧尾、空闲字符）得到的原始数据信息。

高速串行收发器的接收差分端（传输装置第五端口）将接收的数据经过串并转换后，依次通过解析电路、接收FIFO电路、解码器处理，最后解码器输出的数据经过CRC校验后，通过传输装置第三端口送入数据及控制总线接口，其中解析电路解析输入数据（去掉帧头、帧尾、空闲字符）得到的原始数据信息，同时控制单元接收数据及控制总线接口的控制信号，控制解析电路将输出数据发送给接收FIFO电路。解码器采用的是8B/10B编解码器。

本说明书中公开的所有特征，除了互相排斥的特征以外，均可以以任何方式组合。

本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims

1.一种高速数据传输装置，包括高速串行收发器，其特征在于还包括数据打包单元、数据解析单元、控制单元，所述控制单元第一端口、控制单元第二端口分别与数据打包控制单元第一端口、高速串行收发器第一端口连接，所述控制单元第三端口与所述数据解析单元第一端口双向通讯连接，所述数据打包单元第二端与高速串行收发器第二端口连接，所述数据解析单元第二端口与高速串行收发器第三端口连接，所述数据打包单元第三端口作为传输装置第一端口，所述控制单元第四端口作为传输装置第二端口，所述数据解析单元第三端口作为传输装置第三端口，所述高速串行收发器第四端口作为传输装置第四端口，所述高速串行收发器第五端口作为传输装置第五端口。

2.根据权利要求1所述的高速数据传输装置，其特征在于所述数据打包单元包括编码器、发送FIFO电路、封装电路，编码器输入端口作为数据打包单元第三端口，编码器输出端口、发送FIFO电路、封装电路一输入端口依次顺序连接，封装电路另一输入端口与控制单元第一端口连接，封装电路输出端作为数据打包单元第二端口，封装电路输出端口与高速串行收发器连接。

3.根据权利要求1所述的高速数据传输装置，其特征在于所述数据解析单元包括解析电路、接收FIFO电路、解码器，解析电路一输入端口与控制单元第三端口连接，解析电路另一输入端口作为数据解析单元第二端口与高速串行收发器第三端口与连接，解析电路输出端口、接收FIFO电路、解码器输入端口依次顺序连接，解码器输出端口作为数据解析单元第三端口。

4.根据权利要求1至3中之一所述的高速数据传输装置，其特征在于所述高速串行收发器是RocketIO模块。