CN102523142B - 一种基于gtx的20端口千兆以太网接入系统和方法 - Google Patents
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Abstract
本发明提供了一种基于GTX的20端口千兆以太网接入系统，其包括：GTXE1单元和与其连接的千兆以太网MAC；所述GTXE1单元包括8B/10B编码器、PMD模块和8B/10B解码器；所述千兆以太网MAC包括：MAC TX模块和与其连接的MAC RX模块；所述8B/10B编码器、所述PMD模块和所述8B/10B解码器依次连接。本发明提供的基于GTX的20端口千兆以太网接入系统，可以突破xilinx的4Gbps流量限制，且无需另外开发基于千兆以太网配置的GTXE1的千兆以太网软核，节省系统成本。
Description
技术领域
本发明涉及网络通信领域，具体讲涉及一种基于GTX的20端口千兆以太网接入系统和方法。
背景技术
现有网络接口中，fpga的GTXE1模块包括接收和发送两条通路，工作在千兆以太网模式下时，其内部实现了8B/10B编解码功能，完成编解码功能的同时还会根据配置实现comma检测的功能，完成comma对齐后会通知用户那些byte为对齐后的数据，并且其PMA、PMD完全满足相关的电器特性指标，当线路数据信号质量出现问题时，还可以通过参数配置收、发端的均衡、预加重指标。
从north bank到south bank的GTXE1坐标可设置为X0Y23到X0Y0；其中坐标为X0Y10、X0Y9、X0Y5和X0Y4的GTXE1为xilinx免费提供的Embedded Tri-Mode Ethernet MAC所对应的GTXE1，若使用此款芯片实现24口千兆以太网的功能，则需要另外开发基于千兆以太网配置的GTXE1的千兆以太网软核，来突破xilinx的4Gbps流量限制。
发明内容
为克服上述缺陷，本发明提供了一种能突破xilinx的4Gbps流量限制的基于GTX的20端口千兆以太网接入系统。
为实现上述目的，本发明提供一种基于GTX的20端口千兆以太网接入系统，其包括：GTXE1单元和与其连接的千兆以太网MAC；其改进之处在于，所述GTXE1单元包括8B/10B编码器、PMD模块和8B/10B解码器；所述千兆以太网MAC包括：MAC TX模块和与其连接的MAC RX模块；所述8B/10B编码器、所述PMD模块和所述8B/10B解码器依次连接。
本发明提供的优选技术方案中，所述接入系统分为Q0、Q1、Q2、Q3、Q4和Q5六组，共24个所述GTXE1单元，；其中，所述Q0至Q2三组共享一个差分参考时钟，其余三组共享另一差分参考时钟。
本发明提供的第二优选技术方案中，所述MAC TX模块向所述GTXE1单元传输8bit数据和控制信号。
本发明提供的第三优选技术方案中，所述MAC RX模块接收来自所述GTXE1单元的8bit数据和控制信号。
本发明提供的第四优选技术方案中，所述PMD模块向所述千兆以太网MAC传输125MHz的时钟信号。
本发明提供的第五优选技术方案中，所述8B/10B解码器接收来自所述PMD模块的数据和时钟信号。
本发明提供的第六优选技术方案中，所述8B/10B解码器接收来自所述PMD模块的时钟信号。
本发明提供的第七优选技术方案中，所述接入系统使用型号为LXT240T的fpga芯片。
与现有技术比，本发明提供的一种基于GTX的20端口千兆以太网接入系统，无需另外开发基于千兆以太网配置的GTXE1的千兆以太网软核，节省了系统成本，突破了xilinx的4Gbps流量限制，实现了完全独立的24个千兆以太网核心的功能，而且每个核心的接口时序完全一致。
附图说明
图1为基于GTX的20端口千兆以太网接入系统的结构示意图。
图2为GTXE1单元的结构示意图。
图3为8B/10B解码接口与MAC软核之间的接口信号和时序。
图4为8B/10B编码接口与MAC软核之间的接口信号和时序。
图5为IDLE发送规则时序图。
图6为发送以太网帧的状态机。
具体实施方式
如图1、2所示，一种基于GTX的20端口千兆以太网接入系统，其包括：GTXE1单元和与其连接的千兆以太网MAC；所述GTXE1单元包括8B/10B编码器、PMD模块和8B/10B解码器；所述千兆以太网MAC包括：MAC TX模块和与其连接的MAC RX模块；所述8B/10B编码器、所述PMD模块和所述8B/10B解码器依次连接。
所述接入系统共有24个所述GTXE1单元，并分为6组(Q0，Q1，Q2，Q3，Q4，Q5)；其中，所述Q0至Q2三组共享一个差分参考时钟，所述Q3至Q5三组共享另一个差分参考时钟。
所述MAC TX模块向所述GTXE1单元传输8bit数据和控制信号。所述MAC RX模块接收来自所述GTXE1单元的8bit数据和控制信号。所述PMD模块向所述千兆以太网MAC传输125MHz的时钟信号。所述8B/10B解码器接收来自所述PMD模块的数据和时钟信号。所述8B/10B解码器接收来自所述PMD模块的时钟信号。所述接入系统使用型号为LXT240T的fpga芯片。
基于GTX的20端口千兆以太网接入系统实现基于GTXE1的千兆以太网软核，软核的实现利用LXT240T fpga的内部逻辑资源，功能包括千兆以太网规范中的收发以太帧、帧校验、自协商和pause流控等功能。千兆以太网软核的接口为GTXE1中8B/10B编解码模块的输入和输出，接口数据信号包括8bit数据、comma对齐信号、当前数据为comma信号、当前数据是否为K code等；发明根据这些信号完成软MAC的所有功能，以下功能实现依赖于链路信号的检测，包括：
是否插光纤，也就是signalLost状态，若其为0，后续功能才进行；GTX PLL是否locked，依赖于参考时钟的正确性；GTX的comma是否对齐，依赖于对端网络是否为本端可识别类型。
自协商功能)、自协商策略采用由全功能向简单功能降低的方式，也就是1000Base-X Full Duplex到1000Base-X Half Duplex再延伸至更低功能；考虑到LINK对端端不支持自协商功能，所以本发明PCS层若检测到BC_50序列便bypass软核的自协商，进入报文传输阶段；
收发以太网帧功能)、对用户的接口完全匹配xilinx定义的接口时序，保证用户对软核的操作是一致的；此功能包括几个规则：
IDLE规则：IDLE发送序列为BC、50，并且每个code grope要转换一次极性，在下一帧开始时首先传送/I1/(802.3-2002规范定义)来恢复已知的(负)游程偏差，其他的空闲时间传送/I2/；两帧之间的IDLE数用户可以配置，最少为12bytes也就是以太网规范中规定的；
EPD规则：1.PCS在MAC帧尾发送/T//R/；2.MAC已向PCS表示载波扩展，则载波扩展生效；3.MAC未向PCS表示载波扩展，进行下列操作：
(i)凡/R/位于有序集偶数码组位置，码组流中再附加一个/R/，保证后续/I/对齐偶数码组边界；
(ii)PCS发送/I/。
帧校验功能)、帧校验功能包括收端的帧校验、FCS去除和发端的帧校验、FCS添加，两端过程为逆过程。收端采用magic number机制实现，即对整个帧包括FCS一同参加8bit CRC32校验运算，若得到值为C704DD7B，则认为点到点校验正确；发端对用户数据也同样进行8bit CRC32校验运算，得出4Bytes校验数据后进行处理得到FCS添加到帧的尾部。
图1中的某个GTXE1对外的接口即1.25Gbps电信号；其中MGTREFCLKP/N为差分时钟输入，电平标准为LVDS_25，其作用是为每个GTXE1提供参数时钟，GTXE1内部的PMD利用其恢复出电信号中的时钟和数据，并把串行数据进行并行化，或发送端进行并行数据串行化；3组Quads共享一个差分参考时钟，6组Quad包含24个独立的GTXE1但每个GTXE1的功能是完全一致的。
接收端完成串化数据并找到8B/10B解码后的comma后，提供了一套接口给发明所需的软MAC接口，如图3所示：PHYEMACRXD为8bit并行数据，其为解码后的数据，根据PHYEMACRXCHARISK、RXCHARISCOMMA和PHYENCOMMAALIGN三个1bit控制信号实现软MAC核的自协商、收发以太网帧和流控等功能；PHYEMACRXCHARISK表示当前的byte为8B/10解码后的控制字符，控制字符包括帧定界字符、IDLE字符、error帧等等；图3中时序即为一帧数据中PHYEMACRXCHARISK所拉高的时刻；而图4则表示软MAC需要提供给GTXE18B/10B编码接口的TXCHARISK信号，表明当前发送的byte数据为8B/10B需解析的控制字符。
以太网规定两帧之间的间隔gap为96bit，千兆以太网工作在8bit位宽时即为12bytes的IDLE信息，图5为发送IDLE的规则，发送IDLE要根据当前的软MAC核上电初始化即有效的PHYTXCHARDISPMODE来控制，PHYTXCHARDISPMODE表示当前8B/10B编码byte的极性控制信号，因为在8B/10B编码时，部分编码方式有2种以上的编码，编码电路需根据此信号选择编码后10bit数据的内容。
图6为软MAC发送以太网帧的状态跳转图，其启动的依据为是否完成自协商功能，其功能的打断由流控电路控制信号控制；从图中可见发送状态方向有两个，是因为发送的IDEL序列必须是2bytes对齐的，所以当总线出现有效数据时，不可避免的出现在1byte边界，所以需使用延迟一个时钟周期的有效数据；跳转顺序功能为IDLE、前导码、数据、结束码、控制码等；其中GMII_TxDValid为GMII总线数据有效信号，其拉高表示当前数据为有效帧，GMII_Last_d0为GMII_Last信号的一周期延迟信号，也就是控制当前状态方向2bytes数据对齐的依据。
需要声明的是，本发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理启发下，可作各种修改、等同替换、或改进。但这些变更或修改均在申请待批的保护范围内。
Claims (4)
1.一种基于GTX的20端口千兆以太网接入系统，其包括：GTXE1单元和与其连接的千兆以太网MAC；所述GTXE1单元包括8B/10B编码器、PMD模块和8B/10B解码器，其特征在于：所述接入系统分为Q0、Q1、Q2、Q3、Q4和Q5六组，共24个所述GTXE1单元，其中，所述Q0至Q2三组共享一个差分参考时钟，其余三组共享另一差分参考时钟；所述千兆以太网MAC包括：MAC TX模块和与其连接的MAC RX模块；所述PMD模块向所述千兆以太网MAC传输125MHz的时钟信号；所述MAC TX模块向所述GTXE1单元传输8bit的数据信号以及控制信号；所述MAC RX模块接收来自所述GTXE1单元的8bit的数据信号以及控制信号；所述8B/10B编码器、所述PMD模块和所述8B/10B解码器依次连接。
2.根据权利要求1所述的接入系统，其特征在于，所述8B/10B编码器接收来自所述PMD模块的数据和时钟信号。
3.根据权利要求1所述的接入系统，其特征在于，所述8B/10B解码器接收来自所述PMD模块的时钟信号。
4.根据权利要求1所述的接入系统，其特征在于，所述接入系统使用型号为LXT240T的FPGA芯片。
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