CN102754535A - 用于制造电子封装的方法 - Google Patents

用于制造电子封装的方法 Download PDF

Info

Publication number
CN102754535A
CN102754535A CN2011800096032A CN201180009603A CN102754535A CN 102754535 A CN102754535 A CN 102754535A CN 2011800096032 A CN2011800096032 A CN 2011800096032A CN 201180009603 A CN201180009603 A CN 201180009603A CN 102754535 A CN102754535 A CN 102754535A
Authority
CN
China
Prior art keywords
island
chip
electric conducting
conducting material
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800096032A
Other languages
English (en)
Other versions
CN102754535B (zh
Inventor
L.多塞托
J-C.菲达尔戈
B.迪布瓦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales Digital Security France Easy Stock Co.
Thales DIS Design Services SAS
Original Assignee
Gemplus Card International SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gemplus Card International SA filed Critical Gemplus Card International SA
Publication of CN102754535A publication Critical patent/CN102754535A/zh
Application granted granted Critical
Publication of CN102754535B publication Critical patent/CN102754535B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305Moulding and encapsulation
    • H05K2203/1316Moulded encapsulation of mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及用于制造包括一个或多个电子元件的封装或模块的方法和系统。由于所述方法和系统主要采用涉及绝缘材料或导电材料的喷涂的技术,所以这样的方法和系统是尤其有效且可适应的。

Description

用于制造电子封装的方法
技术领域
该本发明涉及一种用于制造电子封装的系统和方法以及所生产的封装,该电子封装包括芯片和/或电子部件。
例如,这种封装可以被发现作为用于芯片卡的模块,作为诸如微SD(安全数字)、微SIM(订户识别模块)或插入式SIM、迷你UICC(通用集成电路卡)格式的小型电子项的形状因数。此外,使(CMS或SMD)部件能够表面安装的各种各样封装,以及包括连接球的BGA(球栅阵列)类型的封装,也可以被发现。
本发明更特别地但非限制性地,涉及安全便携式电子物体的制造,其可以被应用在健康、银行业、电信或身份检查的领域中。
背景技术
为制造这样的物体所已知的技术需要时常缓慢、复杂且不太可适应的方法。
例如,为了制造用于芯片卡的模块,需要以下步骤,其中:
-限定特定的印刷电路连接器;
-机械切削所述印制电路或化学蚀刻,以便限定接触形状;
-插入电介质,以便生成连接井;
-对印制电路上的电介质进行分层;
-金属化接触垫片;
-粘合具有变化的厚度的一个或多个芯片;
-使用用于将所述芯片彼此连接并链接触点的电线来进行布线;
-用保护树脂等等进行涂覆。
此外,为了制造这样的电子物体,该模块必须被呈交到空腔中,该空腔被提供在由例如塑料材料所制成的主体中。因此,有必要在模块的创造同时提供主体的创造,并且接着将该模块呈交到所述主体中,等等,即使是对于小尺寸的物体。
这些技术要求必须适合于特定模块或封装的专用工具。为了保持可接受的生产率,该机器需要大的精度,并因此是很昂贵的。例如,布线操作是尤其困难的:从通常由黄金或铝制成的用于常见产品的几条线,直到用于复杂产品的几乎一百条线,时常被要求用于制造模块。类似地,粘合操作可以是精密的,更特别是如果多个独特部件或一个或多个芯片被要求用于制造模块。例如,具有变化的厚度的芯片或电子部件(诸如电容)的均匀粘合可以是复杂的,以便防止气泡的形成,这些气泡被俘获在一些芯片之下,这将削弱该模块。为制造这些所要求的时间可能因此是不利的,并影响封装的总制造成本。
本发明使通过使用已知解决方案来补救所提到的所有缺陷成为可能。更特别地,能够使用最少的设备和元件来构造封装。本发明使一直保持到关于芯片和电子元件的保护的高水平的要求成为可能。本发明还简化了连接步骤,并消除了可能影响生产时间的整个系列的昂贵操作。
本发明使实现可靠、快速和可适应的制造方法成为可能。本发明进一步使形状因数的直接执行能够仅处于一个系列的操作中。
发明内容
出于此目的,提供了一种用于制造电子封装的方法,该电子封装包括表面是活性的芯片或电子部件,以及至少一个触点或接触垫片,其中所述方法包括:
-沉积芯片的步骤,其中该活性面在粘性支撑上向下翻转;
-模制树脂以便在芯片的粘性支撑上涂覆芯片的步骤,其中该芯片和树脂组件形成岛状物(island);
-翻转所述岛状物使得该岛状物的芯片暴露它的活性面的步骤;
-将导电材料施加到翻转的岛状物上的步骤,用于体现(materialize)电路元件或接触地带;
其特征在于,该支撑是牵引式粘性支撑,以及在于,该材料通过材料喷涂、墨水喷射或丝网印刷被直接施加到至少该触点或接触垫片以及该岛状物。
根据优选实施例,岛状物可以包括多个芯片和/或电子部件。施加导电材料的步骤进一步在于互连所述芯片和/或电子部件。
本发明提供的是,这样的方法可包括在施加导电材料的步骤之前,将绝缘层施加到除了岛状物的芯片的一个或多个接触垫片以外的翻转的岛状物上的步骤。
在替代的解决方案中,该方法可以包括在施加导电材料岛步骤之前,去除该岛状物的芯片的至少一个接触垫片上的绝缘层的一部分的步骤,其中在沉积芯片和模制树脂的步骤期间,将所述绝缘层预先从粘性支撑转移到该岛状物。
无论任何实施例,根据本发明的方法可包括在施加导电材料的步骤之后,用于将绝缘层施加到除了岛状物的接触垫片以外的翻转的岛状物上的步骤,或甚至切割该岛状物以便适应其尺寸的步骤。
本发明还提供了一种用于制造电子封装的系统,该电子封装包括表面是活性的芯片,其中所述系统包括:
-用于沉积芯片的装置,其中该活性面在牵引式粘性支撑上向下翻转;
-用于模制树脂以便在芯片的粘性支撑上涂覆芯片的装置,其中该芯片和树脂组件形成岛状物;
-用于翻转所述岛状物使得该岛状物的芯片使它的活性面向上翻转的装置;
-用于将导电材料施加到翻转的岛状物的装置,用于体现将该芯片的接触垫片连接到外部的接触地带。
还可提供一种系统,包括:
-用于将绝缘层施加到该翻转的岛状物的整体或一部分上的装置;
-用于切割该岛状物的装置;
-乃至用于实现根据本发明的方法的控制装置。
类似地,本发明涉及一种电子封装,至少包括表面是活性的芯片或电子部件,以及至少一个触点或接触垫片,该电子封装包括:
-树脂的模制S2,该树脂涂覆芯片并形成岛状物,其中该岛状物的芯片使它的活性面暴露;
-岛状物上的导电材料,用于体现电路元件或接触地带。
该封装的特征在于,该材料通过材料喷涂、墨水喷射或丝网印刷被直接施加到至少该触点和/或接触垫片以及该岛状物上,以便形成该电路的至少一个元件或接触地带。
优选地,该芯片具有不同的尺寸(高度、厚度和/或宽度和/或长度)和/或不同类型(例如ISO 7816电接触芯片和射频芯片)。
优选地,该芯片相对于彼此具有不同的厚度,其中在活性面和其相对的背面之间限定该厚度。
优选地,该芯片使它们的活性面相对彼此基本上在该块中的同一水平面上,而其背面不在该块中的同一水平面上。
优选地,该封装包括裸露芯片,该裸露芯片涂覆有材料并被连接到任何部件(已经另外被包装或涂覆的芯片或部件),以及进一步被包装在相同的上述材料中。该方法因此具有的优点是,连接具有不同形状和/或在不同的结束或涂覆阶段(已经涂覆、部分涂覆或未涂覆)所示的部件。
附图说明
当阅读以下示例性描述并参考附图时,本发明的其它特性和优点将显现,其中:
-图1和2说明了用于根据本发明制造电子封装的方法;
-图3a和3b说明了由本发明所提供的用于在岛状物上施加第一绝缘层的替代解决方案。
具体实施方式
图1和2说明了用于根据本发明制造电子封装的系统和方法。
因此,根据图1,从锯齿状硅晶片1W开始,该硅晶片包括多个芯片,该多个芯片已经服从准备,使在连接垫片的表面上获得惰性导电层成为可能,根据本发明的方法的第一步骤S1在于将(由晶片所提供的)芯片1沉积到诸如胶带的粘性支撑2上。该支撑2优选地是牵引式的,以便如由箭头D所示的移动该芯片。该芯片1被沉积到该粘性支撑2上,其中该芯片的活性面被向下翻转。因此,所述活性面直接与粘性支撑2相接触。为了说明活性面,图1公开了包括存在于所述活性面上的两个可见接触垫片1a的芯片1。
进一步针对第一功能,其在于承载芯片,支撑2的粘性使在制造方法的第一步骤期间保持该芯片成为可能。根据优选实施例,粘性支撑2是胶带,其宽度为35或70毫米,以便与芯片卡产业中根据现有技术所使用的设备的许多设备相兼容。
另外,本发明提供了封装或模块的制造,每封装或模块分别包括一个或多个芯片的封装或模块。这样的设备还可以包括诸如电容的电子部件,或者例如谐振器。为了简化本发明的公开,第一实施例将首先结合图1和2来被描述,对于图1和2,封装仅包括一个芯片1。其它示例性应用将在以下被描述。
根据第一示例,用粘性支撑2来移动在步骤S1期间被沉积的芯片1,以便到达为在所述芯片1周围模制树脂3所提供的装置20的附近。该方法的第二步骤S2可因此在于模制-转移施加在芯片的非活性面周围或之上的树脂3。在硬化时,这样的树脂3提供了对该芯片的保护。其可以进一步是支撑,或直接是例如小型UICC卡的电子物体的主体。在这种情况下,为满足所述物体的尺寸标准来计算树脂3的厚度。
参考图1,本发明提供了替代的解决方案,对于该替代的解决方案,树脂3不仅被施加S2到一个芯片上,还被施加到多个芯片上。因此获得了“树脂3加芯片1”组件,其组成了所谓的“岛状物”。由于所述岛状物的划分,我们将在以下看见,不仅一个单个封装,而且由同批次所生产的一组封装,都可以在完成制造方法时获得。该岛状物的形状可因此适合于所选择的配置。
施加到芯片的非活性面上的模制(尽管它被放置到支撑2上)是特别有利的:所述芯片不是脆性的。另外,参见以上,这样的模制技术使在使翻转的岛状物向上暴露活性面之后,放置岛状物成为可能,该岛状物的芯片的活性面是平齐的,并且与形成该岛状物的树脂3的上表面在同一水平面上。
因此,根据本发明的方法的步骤S3在于翻转由粘性支撑2所承载的岛状物,使得所述岛状物可以暴露芯片的活性面。本发明提供了用于翻转岛状物的各种技术。优选的实施例在于,在S3中,使用了第二牵引式粘性支撑30,该第二牵引式粘性支撑30的粘性属性在该支撑2的粘性属性之上。例如,这样的支撑30(诸如具有可与图1的带2相比的宽度的带)被施加到由该支撑2所移动的岛状物的背部。支撑30与该岛状物相接触,导致了岛状物从支撑2分离,并因此翻转该岛状物,因为岛状物现在被承载在该支撑30上,以及芯片的活性面正被暴露着。作为替代的解决方案,本发明提供的是,翻转步骤S3可以在于使用抓取工具,以便操作在粘性支撑2上移动的岛状物,使其从粘性支撑2分离,使其颠倒地翻转,并将其放置,以及在支撑30上正暴露着芯片的活性面,该支撑30诸如是能够移动这样翻转的岛状物的胶带或多孔支撑或任何其它类型的支撑。还可以根据本发明来实现用于翻转岛状物的任何其它技术。
本发明提供的是,支撑2可以被提供为可消耗类型的带:它被用于仅一遍。作为替代的解决方案,本发明提供的是,这样的带可以在该方法开始时被展开,以及在步骤S3的末尾被倒带,使得该带可以被使用第二次。在带的粘性属性足够提供保持和传送功能的情况下,也可以使用连续的带。
图2说明了步骤S1、S2、和S3之后的步骤。
本发明因此提供了要在支撑30上沿方向D被传送的岛状物10。在步骤S4期间,这样的岛状物被示出在用于将绝缘材料4的层施加到岛状物10上的装置41附近。优选地,这样的层不完全覆盖岛状物10的表面,以剩下芯片的至少一个接触垫片1a未用所述绝缘层覆盖。例如,这使接触垫片不起作用成为可能,该接触垫片实质上被用于在根据本发明的制造方法的上游进行电测试。例如,该装置41可以包括使用绝缘墨水的印刷头。作为替代的解决方案,装置41能够将一股绝缘材料提供到所述岛状物上。为了使沉积的材料4硬化,例如,如果材料4是UV敏感的,则紫外光或二极管42可以被用于照射该材料4。然而,可以在S4期间实现适于该绝缘材料的任何其它技术,以固定该层4。本发明提供的是,该步骤可以是可选的。因此,可以想象的是,芯片的活性面已经预先被处理。本发明还提供的是,在步骤S4之前的步骤(未在图2中示出):将底料沉积到芯片1的活性面上和/或沉积到树脂3上以便促进要被沉积的材料的粘着。
下一个步骤S5在于沉积导电材料5,该导电材料5主要用于组成与接触垫片1a相链接的接触地带。出于这个目的,通过支撑30在装置51的附近放置岛状物,以便喷涂所述导电材料5。如果如此要求,则该步骤可以在于,根据所需要的厚度和/或图案,重复若干次沉积所述材料5的步骤。根据优选实施例,装置51是由数字或压电系统所控制的印刷头,能够印刷作为材料5的导电墨水。因为这个实施例可以非常容易地适合于芯片垫片的布局,所以这个实施例是尤其有利的。其它数字印刷技术可以被用于沉积导电墨水,例如墨水喷涂。可选地,装置51与装置52相关联,以使沉积的导电材料粘附,并促进其导电性。该装置52可以因此实现压力和/或加热,以获得包含在导电墨水5中的纳米粒子(nanoparticle)的聚结。
接触垫片和/或电路元件可以包括纳米粒子或由纳米粒子组成。
作为替代的解决方案,该装置52可以例如通过加热岛状物或通过对其上的热空气脉动来促进溶剂的排尽,该溶剂有助于墨水或导电材料5的喷射。本发明提供了适合于固定导电材料5和有利的导电性的任何装置的使用。
图2说明了随后的且可选的步骤S6,该步骤S6使沉积绝缘材料6的第二层成为可能。出于这个目的,类似于或等同于参考该方法的步骤S4时所描述的装置41和42,来在装置的附近放置该岛状物。这样的步骤使隔离拥有导电材料5的连接轨道成为可能,该导电材料5不应当被暴露。因此,仅暴露接触地带、与岛状物表面齐平、分别被连接到芯片1的垫片1a是可能的。类似地以及通常,放置到该岛状物上的绝缘材料可以由绝缘纳米粒子所组成或包括绝缘纳米粒子。
本发明提供的是,可以实现可选步骤S7,用于切割岛状物。图2示出了一个实施例,其中在激光器71附近放置该岛状物。通过使用激光束,该岛状物10按所需要的尺寸被精确地切割。作为替代的解决方案,如图2中所说明的,当岛状物包括多个芯片时,步骤S7使从岛状物10定制若干个子岛状物10a、10b、10c成为可能。模块或封装的组件的生产可因此被分解,以使制造时间最佳化,并且在完成该过程时,分离所述模块或封装。可使用其它切割技术:喷水式、机械加工、刀刃钻石锯(blade diamond saw),等等。
本发明优选地提供的是,墨水可被用于绝缘导电层,或用于底料。因此,与数字或压电控制一起使用印刷头提供了非常灵活的实现和非常容易的适应。该装置42、52、62适合于所使用的墨水类型:红外光或二极管、紫外线、脉动的热空气、微波、炉,等等
作为替代的解决方案,本发明提供的是,诸如丝网印刷、Tampo印刷或任何其它印刷技术的印刷技术可被用来补充或代替墨水或材料喷印。
实现如参考图1和2时所描述的方法和系统,使同样生产包括若干个电子芯片和/或部件(诸如电容、谐振器等等)的模块或封装成为可能。
当制造这样的封装时,通过使用已知的技术来实现快速、可适应且可靠的制造方法是困难和昂贵的。例如,为了防止所有的短路风险等等,通过使用金线将芯片彼此连接或粘合尺寸(更特别地为厚度)变化的芯片,是例如错综复杂的。
本发明消除了所有的以上缺陷,并提供了快速、可靠且可适应的过程。参考图1和2,步骤S1可因此在于将制造封装所需要的芯片和/或部件的组件沉积到粘性支撑2上。支撑2上的粘性使遵从各种电子元件的布局成为可能。步骤S1还可以使沉积部件的多个组件以便分解若干个封装的制造成为可能。
步骤S2使在相同的岛状物中模制电子元件的整个组件,或甚至多个组件成为可能。在翻转S3岛状物的步骤期间,电子芯片和/或部件的活性面全部都是平齐的,并且在与树脂的上表面相同的水平面上。因此,在有俘获的气泡(等等)的情况下,消除了在芯片的不完美的或有缺陷的对准中所伴有的风险。由于本发明,岛状物是完全刚性的且容易可再生的。根据本发明的方法的步骤S5进一步使体现接触地带成为可能,以提供电子元件之间的所有连接:更多的金线、来自失败的布线连接的更少的浪费,等等。如果需要的话,沉积绝缘层或导电层的步骤可以被重复,以便执行复杂的布局。因此,例如,只要有必要获得导电轨迹的交叉,步骤S5和S6就可被重复。根据本发明,可通过使用诸如以上所描述的那些来实现步骤,以生成连接到一个或多个电子元件的天线。
S7类型的步骤使定制如此制造的模块或封装成为可能。其可使根据严格标准化的准则来改进所述模块或封装的切割成为可能。
本发明提供了诸如在参照图3a和3b时所示的替代解决方案。
这样的技术对于在参照图4时所描述的步骤S4是替代的解决方案。因此,代替沉积绝缘墨水4,图3a描述了包括绝缘材料2a的薄层的粘性支撑2。在瞄准沉积S1芯片或模制S2树脂3的步骤期间,绝缘材料2a被如此施加到岛状物上。
在翻转S3步骤期间,从支撑2移除岛状物,但层2a保留,如图3b中所示的。因此,层2a从粘性支撑2转移到岛状物10。为了保持一个(或多个)接触垫片1a不被涂覆有材料2a,本发明提供的是,所述绝缘层2a的一部分可以通过使用各种技术(激光、加热、UV等等)来被去除。图3b因此示出了岛状物10,该岛状物10的芯片的接触垫片1a因此被释放。
在支撑30上所沉积的这样的岛状物可以随后按步骤S5至S7来被处理,如参考图2时所先前描述的。
根据另一个替代解决方案,本发明提供了薄膜2的整体保存,如施加到岛状物上并通过垫片对其进行钻孔,以便使大的保护层在该芯片或部件之上。
本发明还提供的是,为了促进模制树脂3的步骤S3,为使用模具,将处理与粘性支撑2相接触的模具的壁(例如,用特氟隆基(Teflon base)),以便减少支撑2上的模具的粘着。作为替代的解决方案,该粘性支撑2可在外带上不具有粘性材料,使得该模具不能与所述粘性材料相接触。
已经在芯片卡产业中所使用的电子模块或封装的制造领域中描述和说明了本发明。本发明不限于该单个示例性应用,而也可被应用到其它领域和技术。
本发明因此通常涉及一种用于制造电子封装10a、10b、10c的方法,该电子封装10a、10b、10c包括芯片1,该芯片1的活性面包括至少一个接触垫片1a,其中所述方法包括以下步骤:
-将芯片1固定S1在支撑2上,其中朝向该支撑来定向芯片1的活性面;
-将材料3包胶模制(over-moulding)在芯片1上,以便在其支撑2上涂覆该芯片,其中该芯片和树脂组件形成了岛状物或电子块10;
-翻转S3所述岛状物或块,使得芯片1使它的活性面向外暴露;
-将导电材料5施加S5到芯片的至少一个接触垫片1a上,以便形成电路的至少一个元件。
支撑不必是牵引式的,其可被提供为平板。芯片可通过任何手段(粘合、机械或物理固定手段)被固定在支撑上。
如果需要,该粘性支撑可以被去除,其中该芯片则被放置在包胶模制的支撑或托盘上。

Claims (15)

1. 一种用于制造电子封装(10a、10b、10c)的方法,该电子封装(10a、10b、10c)包括表面是活性的芯片(1)或电子部件,以及至少一个触点或接触垫片,其中所述方法包括:
-用于沉积芯片(1)的步骤(S1),其中该活性面在粘性支撑上向下翻转;
-模制(S2)树脂(3)以便在芯片的粘性支撑(2)上涂覆芯片(1)的步骤,其中该芯片和树脂组件形成岛状物(10);
-翻转(S3)所述岛状物,使得该岛状物的芯片(1)暴露它的活性面的步骤;
-将导电材料(5)施加(S5)到翻转的岛状物(10)上,以便体现电路元件或接触地带的步骤;
其特征在于,该支撑是牵引式粘性支撑(2),以及在于,该材料通过材料喷涂、墨水喷射或丝网印刷被直接施加到至少该触点或接触垫片以及该岛状物上。
2. 根据权利要求1的方法,其特征在于,该岛状物(10)包括多个芯片(1)和/或电子部件,以及在于施加导电材料(5)的步骤(S5)进一步在于互连所述芯片和/或电子部件。
3. 根据前述权利要求中的任何一个的方法,其特征在于,其包括在施加导电材料(5)的步骤(S5)之前,将绝缘层(4)施加到除了该岛状物的芯片(1)的一个或多个接触垫片(1a)之外的翻转的岛状物(10)上的步骤(S4)。
4. 根据权利要求1或2的方法,其特征在于,其包括在施加导电材料(5)的步骤(S5)之前,去除该岛状物(10)的芯片的至少一个接触垫片(1a)上的绝缘层(2a)的一部分的步骤,其中在沉积(S1)芯片和模制(S2)树脂(3)的步骤期间,所述绝缘层(2a)被预先从粘性支撑(2)转移到岛状物上。
5. 根据权利要求1或2的设备,其特征在于,其包括在施加导电材料(5)的步骤(S5)之前,去除在该岛状物(10)的芯片的至少一个接触垫片(1a)上形成绝缘层的牵引式粘性支撑(2)的一部分的步骤,其中在完成沉积(S1)该芯片和模制(S2)该树脂(3)的步骤时,所述粘性支撑(2)仍然被施加在该岛状物上。
6. 根据前述权利要求中的任何一个的方法,其特征在于,其包括在施加导电材料(5)的步骤(S5)之后,将绝缘层(6)施加到除了该岛状物的至少一个接触地带之外的翻转的岛状物(10)上的步骤(S6)。
7. 根据前述权利要求中的任何一个的方法,其特征在于,其包括在施加第一绝缘层(2a,4)的步骤(S4)之后,将导电材料施加到翻转的岛状物上以便体现与该岛状物的至少一个接触地带相连接的天线的步骤。
8. 根据前述权利要求中的任何一个的方法,其特征在于,翻转(S3)该岛状物(10)的步骤在于将第二粘性支撑(30)施加到该岛状物上,该第二粘性支撑(30)被牵引以便从该第一粘性支撑(2)分离出该岛状物。
9. 根据前述权利要求中的任何一个的方法,其特征在于,其包括切割(S7)该岛状物以便适应其尺寸的步骤。
10. 根据前述权利要求中的任何一个的方法,其特征在于,其包括将用于促进所述垫片和接下来要被沉积的导电材料(5)之间的导电性的材料沉积到芯片的接触垫片(1a)的在先步骤。
11. 根据前述权利要求中的任何一个的方法,其特征在于,施加绝缘层(4,6)的步骤(S4,S6)在于使用施加在该岛状物上的绝缘层的辐射(42),以便使所述层变坚硬。
12. 根据前述权利要求中的任何一个的方法,其特征在于,施加导电材料(5)的步骤(S5)在于沉积墨水,在其沉积(51)之后,如果墨水包括纳米粒子,则沉积墨水要求聚结(51)步骤,或者如果在墨水中存在溶剂,则沉积墨水要求排尽溶剂的步骤(51),否则如果溶剂是UV敏感的,则沉积墨水要求照射墨水的步骤(51)。
13. 一种电子封装(10a、10b、10c),包括一个表面是活性的至少一个芯片(1)或一个电子部件,以及至少一个触点或接触垫片,该电子封装(10a、10b、10c)包括:
-树脂(3)的模制(S2),该树脂(3)涂覆芯片(1)并形成岛状物(10),其中该岛状物的芯片使它的活性面暴露;
-该岛状物(10)上的导电材料(5),用于体现电路元件或接触地带;
其特征在于,该材料通过材料喷涂、墨水喷射或丝网印刷被直接施加到至少该触点和/或接触垫片以及该岛状物上,以便形成该电路的至少一个元件或接触地带。
14. 根据权利要求16的电子封装(10a, 10b, 10c),其特征在于,该芯片或部件具有不同的厚度。
15. 根据权利要求14或15的电子封装(10a, 10b, 10c),其特征在于,所述导电材料包括纳米粒子或由纳米粒子所组成。
CN201180009603.2A 2010-02-16 2011-02-15 用于制造电子封装的方法 Active CN102754535B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP10305158A EP2357875A1 (fr) 2010-02-16 2010-02-16 Procédé pour fabriquer un boîtier électronique
EP10305158.7 2010-02-16
PCT/EP2011/052248 WO2011101359A1 (fr) 2010-02-16 2011-02-15 Procédé pour fabriquer un boîtier électronique

Publications (2)

Publication Number Publication Date
CN102754535A true CN102754535A (zh) 2012-10-24
CN102754535B CN102754535B (zh) 2015-11-25

Family

ID=42315229

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180009603.2A Active CN102754535B (zh) 2010-02-16 2011-02-15 用于制造电子封装的方法

Country Status (4)

Country Link
EP (2) EP2357875A1 (zh)
CN (1) CN102754535B (zh)
BR (1) BR112012020492B1 (zh)
WO (1) WO2011101359A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112967985B (zh) * 2020-09-28 2022-04-19 重庆康佳光电技术研究院有限公司 转移结构及其制作方法、芯片转移方法、显示面板及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
WO2002047151A2 (fr) * 2000-12-05 2002-06-13 Gemplus Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree
US20040200061A1 (en) * 2003-04-11 2004-10-14 Coleman James P. Conductive pattern and method of making
US20070249102A1 (en) * 2006-04-21 2007-10-25 Infineon Technologies Ag Panel and semiconductor device having a structure with a low-k dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
WO2002047151A2 (fr) * 2000-12-05 2002-06-13 Gemplus Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree
US20040200061A1 (en) * 2003-04-11 2004-10-14 Coleman James P. Conductive pattern and method of making
US20070249102A1 (en) * 2006-04-21 2007-10-25 Infineon Technologies Ag Panel and semiconductor device having a structure with a low-k dielectric

Also Published As

Publication number Publication date
EP2357875A1 (fr) 2011-08-17
EP2537400A1 (fr) 2012-12-26
BR112012020492B1 (pt) 2019-12-10
CN102754535B (zh) 2015-11-25
WO2011101359A1 (fr) 2011-08-25

Similar Documents

Publication Publication Date Title
US6462273B1 (en) Semiconductor card and method of fabrication
US7240847B2 (en) Chip card
US8198135B2 (en) Method for producing flexible integrated circuits which may be provided contiguously
JP3368451B2 (ja) 回路基板の製造方法と回路検査装置
US8008753B1 (en) System and method to reduce shorting of radio frequency (RF) shielding
CN102074552B (zh) 半导体元件封装及其制作方法
US6025995A (en) Integrated circuit module and method
CN102479767A (zh) 具有电磁屏蔽的半导体器件封装
TWI553825B (zh) 堆疊式封裝模組與其製造方法
US8847349B2 (en) Integrated circuit package with printed circuit layer
CN107818922B (zh) 制造半导体封装的方法
US6150194A (en) Semiconductor device sealed with resin, and its manufacture
CN105280601A (zh) 封装结构及封装基板结构
JP2001044324A (ja) 樹脂封止型半導体装置及びその製造方法
CN114649306A (zh) 用于改进的附接位置的掩模设计
CN104716102A (zh) 电子封装模块及其制造方法
US8642465B2 (en) Method for manufacturing and making planar contact with an electronic apparatus, and correspondingly manufactured apparatus
US9474162B2 (en) Circuit substrate and method of manufacturing same
CN102754535B (zh) 用于制造电子封装的方法
WO2014071364A1 (en) Discrete device mounted on substrate
CN106997851A (zh) 一种晶圆级(或面板级)传感器芯片封装的制作方法
US6673656B2 (en) Semiconductor chip package and manufacturing method thereof
US20050051905A1 (en) Semiconductor component having a plastic housing and methods for its production
US20170178991A1 (en) Method for producing electronic devices
CN106653734B (zh) 具有电磁干扰屏蔽的半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: French Meudon

Patentee after: Thales Digital Security France

Address before: French Meudon

Patentee before: GEMALTO S.A.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230309

Address after: French Meudon

Patentee after: Thales Digital Security France Easy Stock Co.

Address before: French Meudon

Patentee before: Thales Digital Security France