CN102684709B

CN102684709B - 一种译码方法及其译码装置

Info

Publication number: CN102684709B
Application number: CN201210144049.5A
Authority: CN
Inventors: 张为; 王皓
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2012-05-10
Filing date: 2012-05-10
Publication date: 2014-10-15
Anticipated expiration: 2032-05-10
Also published as: CN102684709A

Abstract

本发明公开了一种译码方法及其译码装置，涉及信道纠错编码领域，译码装置分为三级流水线，第一级为校正子计算单元；第二级包含了校正子更新单元，KES单元和多项式选择单元；第三级为钱搜索与福尼算法单元，所述校正子计算单元，用于输出硬判决接受序列，构造2^η个测试向量；所述校正子更新单元，用于接受所述硬判决接受序列的校正子，对校正子进行更新；所述KES单元，用于计算错误位置多项式与错误估值多项式；所述多项式选择单元，用于对2^η错误位置多项式与错误估值多项式进行计算，判断是否是正确的KES结果；所述钱搜索与福尼算法单元，用于根据多项式选择的错误位置多项式与错误估值多项式，对码字进行纠错。

Description

一种译码方法及其译码装置

技术领域

本发明涉及信道纠错编码领域，特别涉及一种译码方法及其译码装置。

背景技术

Reed-Solomon（RS）码是一类纠错能力很强的纠错码，可以纠正随机错误和突发错误，目前已经被广泛地应用在数字通信和数据存储中。RS码译码分为硬判决和软判决两种译码方式。RS码的代数软判决译码算法能比硬判决译码算法获得更高的编码增益。但是，RS码的软判决译码的复杂度较高，硬件实现较为困难。在代数软判决译码中，在保持与其他代数软判决译码性能相近的前提下，J.Bellorado和A.Kavcic提出了LCC译码，参见J.Bellorado and A.Kavcic,“A low-complexity method for Chase-type decoding of Reed-Solomon codes”,inProc.of IEEE Intl.Symp.on Info.Theory,Seattle,WA,Jul.2006,pp.2037-2041。LCC译码相比于其他代数软译码，具有较低的复杂度，更易于硬件实现。

第一种LCC译码方法：对码字采用重编码、坐标变换，然后对2^η个测试向量进行插值，采用钱搜索选择插值结果，最后采用钱搜索选择与福尼算法，擦除译码完成整个译码过程，参见X.Zhang and J.Zhu,“Reduced-complexitymulti-interpolator algebraic soft-decision Reed-Solomon decoder”,In Proc.of IEEEWorkshop on Signal Processing Syst.,San Francisco,CA,Oct.2010,pp.398-403。

第二种LCC译码方法：基于校正子的译码。此算法将2^η个测试向量的校正子完全计算出来，然后全部采用inversion-less Berlekamp-Massy(iBM)算法求解错误位置多项式与错误估值多项式，此步骤称为KES(Key Equation Solution，关键方程求解)，再用钱搜索选择和福尼算法，此算法参见F.Garcia-Herrero，J.Vallsand P.K.MeherHigh,“High Speed RS(255,239)Decoder Based on LCCDecoding”,Circuits Syst.Signal Process,vol.30,no.6,pp.1643-1669,2011。

通过对上述两种方法进行分析发现二者均存在着以下不足和缺陷：

第一种LCC译码方法：1）求解错误位置多项式与错误估值多项式采用插值步骤实现，但是插值算法本身算法较为复杂，不易于硬件实现，即便采用了重编码、坐标变换等技术，插值始终是LCC RS译码器硬件速度与输出的瓶颈。目前主流的流水线LCC RS译码器设计均采用插值器所需要的时钟周期数作为整个流水线设计的译码时钟周期数；另一方面，由于插值算法的复杂性，控制电路也不易设计，而且实际设计中很容易形成很大的关键路径，降低译码器最大时钟频率，进一步影响了译码器输出速度；2）插值器的计算步骤复杂，同时需要存储两组插值多项式，因此，插值器不仅需要大量的计算单元，包括有限域乘法器、有限域加法器和选择器，还需要大量的寄存器存储更新的多项式，如为了提高速度，采用多插值器的设计，则更加增加了插值步骤所占的硬件资源。

第二种LCC译码方法：此算法相比于插值算法虽有一定简化，但是需要分别计算不同测试向量中的公共点与非公共点的校正子，不仅导致硬件需求增加，而且需要更多的时钟周期才能完成计算。

发明内容

为了提高LCC RS译码器的输出速度，降低硬件资源消耗，优化译码器的译码效率问题，本发明提供了一种译码方法及其译码装置，

一种译码方法，所述方法包括以下步骤：

(1)根据信道接受信息完成重数分配，输出硬判决接受序列，同时构造2^η个测试向量；

(2)获取每个测试向量对应的校正子S(x)；

(3)获取所述校正子S(x)对应的错误位置多项式σ(x)与错误估值多项式ω(x)；

(4)判断所述错误位置多项式σ(x)根的数目和次数是否一致，如果是，执行步骤(8)；如果否，执行步骤(5)；

(5)判断已经测试的测试向量个数是否超过2^η，如果是，执行步骤(6)；如果否，执行步骤(7)：

(6)错误超出可纠正范围，译码失败，流程结束；

(7)对所述校正子S(x)进行更新，得到下一个测试向量对应的校正子，重新执行步骤(3)；

(8)计算每个码元位置αⁱ的多项式σ(x)的值，判断σ(αⁱ)是否等于0，如果是，执行步骤(9)；如果否，执行步骤(10)；

(9)所述码元位置αⁱ为错误位置，根据错误值公式获取错误值，将所述错误位置的码元r_{HD_i}与e_i相加，作为正确的码元输出，流程结束；

(10)所述码元r_{HD_i}直接作为译码结果输出，流程结束。

所述对所述校正子S(x)进行更新，得到下一个测试向量对应的校正子具体包括：

计算完第1个测试向量的校正子之后，将第1个测试向量与第2个测试向量取值不同的码元位置标记为α^m，计算码元位置α^m上r_{HD_m}与r_{2HD_m}的差值，并乘以α^m，得到(r_{HD_m}-r_{2HD_m})α^m,将其加到第1个测试向量的校正子S₁上，得到第2个测试向量的S₁；接着分别计算(r_{HD_m}-r_{2HD_m})α^mj,1≤j≤2t，加到第1个测试向量的校正子S_j上即更新得到第2个测试向量的S_j，以此类推，完成第τ个测试向量校正子更新之后，采用同样方法得到第τ+1个测试向量校正子，τ<2^η，继而得到全部2^η测试向量的校正子。

一种译码装置，所述译码装置分为三级流水线，第一级为校正子计算单元；第二级包含了校正子更新单元，KES单元和多项式选择单元；第三级为钱搜索与福尼算法单元，

所述校正子计算单元，用于输出硬判决接受序列，构造2^η个测试向量；

所述校正子更新单元，用于接受所述硬判决接受序列的校正子，对校正子进行更新；

所述KES单元，用于计算错误位置多项式与错误估值多项式；

所述多项式选择单元，用于对2^η错误位置多项式与错误估值多项式进行计算，判断是否是正确的KES结果；

所述钱搜索与福尼算法单元，用于根据多项式选择的错误位置多项式与错误估值多项式，对码字进行纠错。

所述校正子更新单元具体为：

第一个时钟周期，寄存器D₃，D₄，...D_2t+3中首先存入第1个测试向量r_HD(x)的校正子S₁，S₂,...S_2t，将第1个测试向量与第2个测试向量取值不同的码元位置记为α^m，多路选择器1选择r_{HD_m}，多路选择器2选择r_{2HD_m}，送入加法器，得到r_{HD_m}-r_{2HD_m}，存入寄存器D₂；多路选择器3选择α^m，存入寄存器D1；第二个时钟周期时，多路选择器4选择D₂的输出，则乘法器计算得到(r_{HD_m}-r_{2HD_m})×α^m，存入寄存器S_-diff；第三个时钟周期时，S_-diff与S₁相加得到第2个测试向量的S₁，存入D_2t+3，而S_2t存入D_2t+2，以此类推，寄存器D₃，D₄，...D_2t+2都左移一位，此时多路选择器4选择寄存器S_-diff作为输出，则乘法器结果为(r_{HD_m}-r_{2HD_m})×α^2m，存入S_-diff；第四个时钟周期时，(r_{HD_m}-r_{2HD_m})×α^2m与S₂相加得到第2个测试向量的S₂，存入D_2t+3，第2个测试向量的S₁存入D_2t+2，以此类推，寄存器D₃，D₄，...D_2t+1都左移一位；如此，2t个时钟周期后，寄存器D₃，D₄，...D_2t+3中储存着第2个测试向量的校正子S₁，S₂，...S_2t。

所述多项式选择单元具体为：

第一个时钟周期时，t个多路选择器选择错误位置多项式σ(x)的系数σ_t,σ_t-1，...σ₁作为输入，自上而下第一行的t个乘法器输出依次为σ_t×α^t,σ_t-1×α^t-1，...σ₁×α，加上σ₀得到σ(α)的值；同理，自上而下最后一行t个乘法器输出依次为σ_t×α^tp,σ_t-1×α^p(t-1)，...σ₁×α^p，加上σ₀便可以得到σ(α^p)的值；同时，最后一行的乘法器输出分别被存入t个寄存器；第二个时钟周期，t个多路选择器选择t个寄存器，自上而下第一行的t个乘法器输出依次为σ_t×α^(p+1)t,σ_t-1×α^(p+1)(t-1)，...σ₁×α^p+1，加上σ₀得到σ(α^p+1)的值；同样，自上而下最后一行t个乘法器输出依次为σ_t×α^2pt,σ_t-1×α^2p(t-1)，...σ₁×α^2p，加上σ₀得到σ(α^2p)的值；如此反复在2^q÷p个时钟后，完成对σ(x)所有根的搜索，p为并行因子，q为有限域的参数。

本发明提供的一种译码方法及其译码装置的有益效果是：本方法代替第二种LCC译码方法中的公共点与非公共点分离校正子算法，校正子更新单元与RiBM的KES单元所需时钟周期相同，可以流畅地完成对2^η个测试向量校正子的更新与KES；校正子更新单元所需硬件需求小于公共点与非公共点分离校正子算法，并且实现简单，可以达到较高的最大时钟频率，继而得到高速译码输出。

附图说明

图1为本发明提供的一种译码方法的流程图；

图2为本发明提供的一种译码装置的结构示意图；

图3为本发明提供的校正子计算单元的结构示意图；

图4为本发明提供的校正子更新单元的结构示意图；

图5为本发明提供的KES单元的结构示意图；

图6为本发明提供的多项式选择单元的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

为了提高LCC RS译码器的输出速度，降低硬件资源消耗，优化译码器的译码效率问题，本发明实施例提供了一种译码方法，参见图1，详见下文描述：

101：根据信道接受信息完成重数分配，输出硬判决接受序列，同时构造2^η个测试向量；

其中，该步骤具体为：根据信道接受信息，得到硬判决序列r_HD(x)=r_{HD_(n-1)}×x^n-1+r_{HD_(n-2)}×x^n-2...r_{HD_0}，r_{HD_i}是硬判决序列r_HD(x)的第i个码元的值，选择后验概率最小的η个码元位置视为不可靠位置，输出第一硬判决值r_{HD_i}和第二硬判决值r_{2HD_i}，对于这η个位置中的码元位置αⁱ，符号α表示有限域GF(2^q)上的本原元，通常用αⁱ来表示码字中第i个码元的位置，r_{2HD_i}是第i个码元的第二硬判决值。这η个码元位置中的任意一个位置i上，对码元取值为r_{HD_i}或者r_{2HD_i}，因此一共有2^η种情况，可以产生2^η个可能的码字，称为2^η个测试向量。

102：获取每个测试向量对应的校正子S(x)；

其中，校正子S(x)=S_2t×x^2t+S_2t-1×x^2t-1...S₁×x，1≤j≤2t，r_{HD_i}(x)是第一硬判决值r_HD(x)的第i个码元，α是有限域GF(2^q)上的本原元，n=2^q–1，硬判决可纠正错误为t，k为信息位的长度，q为有限域的参数。

103：获取校正子S(x)对应的错误位置多项式σ(x)与错误估值多项式ω(x)；

其中，该步骤采用现有技术中通用的RiBM算法，计算δ(x)多项式，并依此求错误位置多项式σ(x)和错误估值多项式ω(x)，本发明实施例在此不做赘述。

104：判断错误位置多项式σ(x)根的数目和次数是否一致，如果是，执行步骤108；如果否，执行步骤105；

105：判断已经测试的测试向量个数是否超过2^η，如果是，执行步骤106；如果否，执行步骤107：

106：错误超出可纠正范围，译码失败，流程结束；

107：对校正子进行更新，得到下一个测试向量对应的校正子，重新执行步骤103；

其中，该步骤具体为：采用类似格雷码的方式排序2^η个测试向量，所得所有测试向量与其后测试向量只在一个码元位置上的码元取值不同；计算完第1个测试向量的校正子之后，将第1个测试向量与第2个测试向量取值不同的码元位置标记为α^m，计算码元位置α^m上r_{HD_m}与r_{2HD_m}的差值，并乘以α^m，得到(r_{HD_m}-r_{2HD_m})α^m,将其加到第一个测试向量的校正子S₁上，得到第二个测试向量的S₁；接着分别计算(r_{HD_m}-r_{2HD_m})α^mj,1≤j≤2t，加到第一个测试向量的校正子S_j上即更新得到第二个测试向量的S_j，以此类推，完成第τ个测试向量校正子更新之后，采用同样方法得到第τ+1个测试向量校正子，τ<2^η，继而得到全部2^η测试向量的校正子。

108：计算每个码元位置αⁱ的多项式σ(x)的值，判断σ(αⁱ)是否等于0，如果是，执行步骤109；如果否，执行步骤110；

109：码元位置αⁱ为错误位置，根据错误值公式获取错误值，将错误位置的码元r_{HD_i}与e_i相加，作为正确的码元输出，流程结束；

其中，错误值计算公式σ′(αⁱ)表示码元位置αⁱ在错误位置多项式σ(x)的导函数，ω(αⁱ)表示码元位置αⁱ的错误估值多项式。

110：码元r_{HD_i}直接作为译码结果输出。

为了提高LCC RS译码器的输出速度，降低硬件资源消耗，优化译码器的译码效率问题，本发明实施例提供了一种译码装置，重数分配一般通过软件实现，不包含在本译码装置之中。参见图2，译码装置分为三级流水线，第一级为校正子计算单元；第二级包含了校正子更新单元，KES单元和多项式选择单元；第三级为钱搜索与福尼算法单元，流水线各级间码字通过RAM存储。

校正子计算单元，用于输出硬判决接受序列，构造2^η个测试向量；

校正子更新单元，用于接受硬判决接受序列的校正子，对校正子进行更新；

KES单元，用于计算错误位置多项式与错误估值多项式；

多项式选择单元，用于对2^η错误位置多项式与错误估值多项式进行计算，判断是否是正确的KES结果；

钱搜索与福尼算法单元，用于根据多项式选择的错误位置多项式与错误估值多项式，对码字进行纠错。

其中，参见图3，校正子计算单元中的寄存器初始化为0，乘法器输出为0，r_HD(x)硬判决序列依次由高到低进入校正子计算单元，第一个时钟周期时，输入r_{HD_(n-1)}加上乘法器输出0，依然得到r_{HD_(n-1)}，被送入2t寄存器；第二个时钟周期时2t个寄存器输出r_{HD_(n-1)}通过各自的乘法器，再加上输入r_{HD_(n-2)}分别得到r_{HD_(n-1)}×α+r_{HD_(n-2)}，r_{HD_(n-1)}×α²+r_{HD_(n-2)}，...r_{HD_(n-1)}×α^2t+r_{HD_(n-2)}一共2t个结果，再次被存入2t个寄存器；如此类推，n个时钟周期后，得到r_{HD_(n-1)}×α^n-1+r_{HD_(n-2)}×α^n-2...+r_{HD_0}，r_{HD_(n-1)}×α^2(n-1)+r_{HD_(n-2)}×α^2(n-2)...+r_{HD_0}，...r_{HD_(n-1)}×α^2t(n-1)+r_{HD_(n-2)}×α² ^t(n-2)...+r_{HD_0}，即S₁，S₂，...S_2t。校正子计算单元计算出对应第1个测试向量的校正子后，即最佳硬判决码字r_HD(x)的校正子，然后将第一个计算结果和η个不可靠点传给SKP。

SKP在接受到校正子计算的结果时，校正子更新单元和KES单元同时开始工作。KES单元开始根据RiBM算法计算第1个测试向量的δ(x)多项式，以求得错误位置多项式和错误估值多项式。同时校正子更新多项式开始计算对于第2个测试向量的校正子。因为KES和校正子更新多项式均需要2t个时钟周期，所以两者之间可以实现流水线对接。而KES单元输出的结果传送给SKP中的多项式选择单元进行判断该结果是否正确。如果正确则停止KES单元与多项式更新，将此KES单元的错误位置多项式和错误估值多项式传给钱搜索与福尼算法单元，SKP工作结束。

其中，参见图4，校正子更新单元更新开始时，第一个时钟周期，寄存器D₃，D₄，…D_2t+3中首先存入第1个测试向量r_HD(x)的校正子S₁，S₂，...S_2t。将第1个测试向量与第2个测试向量取值不同的码元位置记为α^m，多路选择器1选择r_{HD_m}，多路选择器2选择r_{2HD_m}，送入加法器，得到r_{HD_m}-r_{2HD_m}，存入寄存器D₂。多路选择器3选择α^m，存入寄存器D1。第二个时钟周期时，多路选择器4选择D₂的输出，即r_{HD_m}-r_{2HD_m}，则乘法器计算得到(r_{HD_m}-r_{2HD_m})×α^m,存入寄存器S_-diff。第三个时钟周期时，S_-diff与S₁相加得到第2个测试向量的S₁，存入D_2t+3,而S_2t存入D_2t+2，以此类推，寄存器D₃，D₄，...D_2t+2都左移一位，此时多路选择器4选择寄存器S_-diff作为输出，则乘法器结果为(r_{HD_m}-r_{2HD_m})×α^2m，存入S_-diff。第四个周期时，(r_{HD_m}-r_{2HD_m})×α^2m与S₂相加得到第二个测试向量的S₂，存入D_2t+3，第2个测试向量的S₁存入D_2t+2，以此类推，寄存器D₃，D₄，...D_2t+1都左移一位。如此，2t个时钟周期后，寄存器D₃，D₄，...D_2t+3中储存着第2个测试向量的校正子S₁，S₂，...S_2t。

其中，参见图5，本发明实施例中采用通用的KES单元结构完成RiBM算法的实现。该结构由两个寄存器、两个有限域乘法器，一个有限域加法器以及一个多路选择器实现。整个译码器共需要3t个KES单元。通过对校正子S₁，S₂，...S_2t的运算，可以得到错误位置多项式σ(x)和错误估值多项式ω(x)。

其中，参见图6，多项式选择单元选择开始，第一个时钟周期时，t个多路选择器选择错误位置多项式σ(x)的系数σ_t,σ_t-1，...σ₁作为输入，则此时刻自上而下第一行的t个乘法器输出依次为σ_t×α^t,σ_t-1×α^t-1，...σ₁×α，加上σ₀便可以得到σ(α)的值。同理，自上而下最后一行t个乘法器输出依次为σ_t×α^tp,σ_t-1×α^p(t-1)，...σ₁×α^p，加上σ₀便可以得到σ(α^p)的值。同时，最后一行的乘法器输出分别被存入t个寄存器。第二个时钟周期，t个多路选择器选择t个寄存器，此时刻自上而下第一行的t个乘法器输出依次为σ_t×α^(p+1)t,σ_t-1×α^(p+1)(t-1)，...σ₁×α^p+1，加上σ₀便可以得到σ(α^p+1)的值。同样，自上而下最后一行t个乘法器输出依次为σ_t×α^2pt,σ_t-1×α^2p(t-1)，...σ₁×α^2p，加上σ₀便可以得到σ(α^2p)的值。如此反复，在2^q÷p个时钟后，既可以完成对σ(x)所有根的搜索，p为并行因子。

下面以一个具体的试验来验证本发明实施例提供的一种译码方法和译码装置的可行性，详见下文描述：

本发明实施例通过对相邻测试向量进行排序，可以充分前一个测试向量的校正子结果，从而避免了原有的对于所有测试向量的校正子的大量计算，减小了译码复杂度，可以提供具有更高输出和更小面积的LCC RS译码装置。以(255,239)RS码LCC译码器为例，本发明实施例提供的LCC RS译码器与Garcia等人“High Speed RS(255,239)Decoder Based on LCC Decoding”一文中的译码器均采用XC5vlx50t-3Virtex-V FPGA实现，表1为两者的结果对比，显然本发明实施例中的译码器可以获得更大的译码输出，而消耗的硬件资源则大幅减少。

表1(255,239)RS码，η=3的本实例LCCRS译码器实现

综上所述，本发明实施例提供了一种译码方法和译码装置，本方法代替第二种LCC译码方法中的公共点与非公共点分离校正子算法，校正子更新单元与RiBM的KES单元所需时钟周期相同，可以流畅地完成对2^η个测试向量校正子的更新与KES；校正子更新单元所需硬件需求小于公共点与非公共点分离校正子算法，并且实现简单，可以达到较高的最大时钟频率，继而得到高速译码输出。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种译码方法，其特征在于，所述方法包括以下步骤：

(2)获取每个测试向量对应的校正子S(x)；

(6)错误超出可纠正范围，译码失败，流程结束；

(9)所述码元位置αⁱ为错误位置，根据错误值公式获取错误值，将所述错误位置的码元r_{HD_i}与错误值e_i相加，作为正确的码元输出，流程结束；

(10)所述码元r_{HD_i}直接作为译码结果输出，流程结束。

2.根据权利要求1所述的一种译码方法，其特征在于，对所述校正子S(x)进行更新，得到下一个测试向量对应的校正子具体包括：

3.一种译码装置，其特征在于，所述译码装置分为三级流水线，第一级为校正子计算单元；第二级包含了校正子更新单元、关键方程求解单元和多项式选择单元；第三级为钱搜索与福尼算法单元，

所述关键方程求解单元，用于计算错误位置多项式与错误估值多项式；

所述多项式选择单元，用于对2^η错误位置多项式与错误估值多项式进行计算，判断是否是正确的关键方程求解结果；

4.根据权利要求3所述的一种译码装置，其特征在于，所述校正子更新单元具体为：

第一个时钟周期，寄存器D₃，D₄，…D_2t+3中首先存入第一个测试向量r_HD(x)的校正子S₁，S₂,…S_2t，将第1个测试向量与第2个测试向量取值不同的码元位置记为α^m，多路选择器1选择r_{HD_m},多路选择器2选择r_{2HD_m}，送入加法器，得到r_{HD_m}-r_{2HD_m}，存入寄存器D₂；多路选择器3选择α^m，存入寄存器D1；第二个时钟周期时，多路选择器4选择D₂的输出，则乘法器计算得到(r_{HD_m}-r_{2HD_m})×α^m，存入寄存器S_-diff；第三个时钟周期时，S_-diff与S₁相加得到第2个测试向量的S₁，存入D_2t+3，而S_2t存入D_2t+2，以此类推，寄存器D₃，D₄，…D_2t+2都左移一位，此时多路选择器4选择寄存器S_-diff作为输出，则乘法器结果为(r_{HD_m}-r_{2HD_m})×α^2m，存入S_-diff；第四个时钟周期时，(r_{HD_m}-r_{2HD_m})×α^2m与S₂相加得到第二个测试向量的S₂，存入D_2t+3，第2个测试向量的S₁存入D_2t+2，以此类推，寄存器D₃，D₄，…D_2t+1都左移一位；如此，2t个时钟周期后，寄存器D₃，D₄，…D_2t+3中储存着第2个测试向量的校正子S₁，S₂,…S_2t。

5.根据权利要求3所述的一种译码装置，其特征在于，所述多项式选择单元具体为：

第一个时钟周期时，t个多路选择器选择错误位置多项式σ(x)的系数σ_t,σ_t-1,…σ₁作为输入，自上而下第一行的t个乘法器输出依次为σ_t×α^t,σ_t-1×α^t-1，…σ₁×α，加上σ₀得到σ(α)的值；同理，自上而下最后一行t个乘法器输出依次为σ_t×α^tp,σ_t-1×α^p(t-1)，…σ₁×α^p，加上σ₀得到σ(α^p)的值；同时，最后一行的乘法器输出分别被存入t个寄存器；第二个时钟周期，t个多路选择器选择所述t个寄存器，自上而下第一行的t个乘法器输出依次为σ_t×α^(p+1)t,σ_t-1×α^(p+1)(t-1)，…σ₁×α^p+1，加上σ₀得到σ(α^p+1)的值；同样，自上而下最后一行t个乘法器输出依次为σ_t×α^2pt,σ_t-1×α^2p(t-1)，…σ₁×α^2p，加上σ₀得到σ(α^2p)的值；如此反复在2^q÷p个时钟后，完成对σ(x)所有根的搜索，p为并行因子，^q为有限域的参数，σ₀为错误位置多项式σ(x)的常数项。