CN102684708B - 一种译码装置 - Google Patents

Abstract

本发明公开了一种译码装置，涉及信道纠错编码领域，所述译码装置采用串行架构，所述译码装置包括：重编码与擦除译码单元，用于完成重编码和擦除译码；插值器，用于完成插值计算，得到2^η对应测试向量的插值结果，即错误位置多项式与错误估值多项式；多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果；钱搜索与福尼算法单元，用于对码字进行纠错。本发明在无需模块间缓存的情况下，译码时间可以随着插值器给出正确的插值结果的时间变化自动调整；本发明有助于缩短译码时间；使得大量计算电路与计算结果得到复用，进一步减小了硬件资源需求，提高了译码效率。

Description

一种译码装置

技术领域

本发明涉及信道纠错编码领域，特别涉及一种译码装置。

背景技术

Reed-Solomon（RS）码是一类纠错能力很强的纠错码，可以纠正随机错误和突发错误，目前已经被广泛地应用在数字通信和数据存储中。RS码译码分为硬判决和软判决两种译码方式。RS码的代数软判决译码算法能比硬判决译码算法获得更高的编码增益。但是，RS码的软判决译码的复杂度较高，硬件实现较为困难。在代数软判决译码中，在保持与其他代数软判决译码性能相近的前提下，J.Bellorado和A.Kavcic提出了LCC译码，参见J.Bellorado and A.Kavcic,“A low-complexity method for Chase-type decoding of Reed-Solomon codes”,inProc.of IEEE Intl.Symp.on Info.Theory,Seattle,WA,Jul.2006,pp.2037-2041。LCC译码相比于其他代数软译码，具有较低的复杂度，更易于硬件实现。

LCC译码的实现过程中，首先通过对码字采用重编码、坐标变换和降低计算复杂度，然后对2^η个测试向量进行插值算法，采用钱搜索从2^η个插值结果中选择一个正确的结果，之后采用钱搜索选择与福尼算法，根据选择出来的多项式对进行纠错，最后用擦除译码完成整个码字的恢复，译码过程结束，参见X.Zhang,J.Zhu and W.Zhang，“Modified low-complexity Chase soft-decisiondecoder of Reed-Solomon codes”，Signal Processing Systems，Vol.66，No.1，3-13。

目前基于LCC算法的RS码译码器硬件实现一般采用流水线架构。译码速度由流水线中的处理速度最慢一级模块决定。由于译码器的各模块是顺序执行的，因此模块间要建立握手信号。为了提高译码速度，各模块内部通常采用并行运算结构，并且使每级模块处理数据所需时钟周期数目相近。但是，由于插值处理时间的不确定性等问题，使得在这种架构中相邻模块之间可能存在等待时间和较大的缓存需求，不利于处理速度和译码效率（译码速度和硬件面积之比）的进一步提高；同时多模块同时工作，亦将产生较大的功耗，不利于广泛应用。

发明人在实现本发明的过程中，发现现有技术中至少存在以下缺点和不足：

插值时间的不确定性严重影响流水线架构LCC RS译码器设计，特别是译码效率。当译码器只采用一个插值器时，如果多项式选择电路没有从插值输出得到正确的插值多项式，那么对于测试向量的插值将一直进行。这时插值器将最多持续完成对2^η个测试向量的插值处理，所需时钟周期大大超过其他模块数据处理所需时间，影响译码速度，失去了流水线结构的速度优势；而且多级码字存储还会造成硬件资源增加。当采用多个并行插值器时，将2^η个测试向量的插值时间平均分配给多个插值器，可以保证译码的处理速度。然而，采用多个插值器必须搭配相同数目的多项式选择电路，硬件开销过大。在无法提升译码速度的情况下，严重降低译码效率。

发明内容

为了提高LCC RS译码器的输出速度，降低硬件资源消耗，提高译码器的译码效率问题，本发明提供了一种译码装置，详见下文描述：

一种译码装置，所述译码装置采用串行架构，所述译码装置包括：

重编码与擦除译码单元，用于完成重编码和擦除译码；

插值器，用于完成插值计算，得到2^η对应测试向量的插值结果，即错误位置多项式与错误估值多项式；

多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果；

钱搜索与福尼算法单元，用于对码字进行纠错。

所述重编码与擦除译码单元包括：校正子计算单元、擦除位置多项式计算单元、第一计算单元和第二计算单元，其中，

所述校正子计算单元用于擦除译码；所述擦除位置多项式计算单元获取擦除位置多项式σ(x)并存储；所述第一计算单元用于计算表达式或所述第二计算单元用于计算估值多项式δ(x)，重编码结果β_HD、β_2HD和擦除向量

所述校正子计算单元具体为：第一寄存器初始化为0，第二乘法器输出为0，r_HD(x)硬判决序列依次由高到低输入；第一个时钟周期时，输入r_{HD_0}进入第一乘法器得到r_{HD_0}×α^(n-1)j，加上所述第二乘法器的输出0，得到r_{HD_0}×α^(n-1)j，被送入所述第一寄存器；第二个时钟周期时，所述第一寄存器输出r_{HD_0}×α^(n-1)j通过所述第二乘法器得到r_{HD_0}×α^(n-2)j，此时所述第一乘法器输入r_{HD_1}，所述第一乘法器输出r_{HD_1}×α^(n-1)j，第一加法器输出为r_{HD_1}×α^(n-1)j+r_{HD_0}×α^(n-2)j，存入所述第一寄存器；n个时钟周期后，S_j=r_{HD_(n-1)}×α^j(n-1)+r_{HD_(n-2)}×α^j(n-2)…+r_{HD_0}，1≤j≤2t；采用2t个所述校正子计算单元，得到S₁，S₂，...S_2t。

所述第一计算单元具体为：第一个时钟周期时，所述第一寄存器初始化为1，第一多路选择器选择0，则所述第一加法器和所述第一乘法器的输出均为αⁱ，储存在所述第一寄存器中；第二个时钟周期，所述第一多路选择器选择α^l，则所述第一加法器输出α^l-αⁱ，所述第一乘法器输出为(α^l+αⁱ)×αⁱ；n-k个周期后，得到若工作在重编码模式下时，将所述第一寄存器储存结果通过所述第二乘法器乘以所述第二加法器的输出r_{HD_i}-r_{2HD_i}，得到当工作在擦除译码模式下时，将送入求逆器，得到

所述第二计算单元在所述重编码与擦除译码单元共有n-k个，

当所述第二计算单元计算所述多项式δ(x)时，所述第一多路选择器选择σ(x)的系数，第三多路选择器选择第二多路选择器的输出，所述第二多路选择器选择S(x)的系数；第五多路选择器选择第四多路选择器输出，所述第四多路选择器选择前一级单元的所述第一寄存器的输出；经过n-k周期移位后，所述第一寄存器中得到所述估值多项式δ(x)的系数；

当所述第二计算单元计算重编码结果β_HD和β_2HD时，所述第一多路选择器选择所述第一寄存器的输出，所述第三多路选择器选择αⁱ，所述第五多路选择器选择所述第四多路选择器输出，所述第四多路选择器选择所述估值多项式δ(x)的系数，每个周期，所述第一寄存器都存入所述第一加法器的输出；n-k周期后，得到β_{HD_i}=δ(αⁱ)的值；之后所述第一寄存器通过所述第二加法器得到， ${\mathrm{\β}}_{i,1}=\mathrm{\δ}\left({\mathrm{\α}}^i\right)+{(r_{i,1}-r_{i,0})}^{}{\mathrm{\Π}}_{l\≠i,l\∈\stackrel{\‾}{R}}({\mathrm{\α}}^i-{\mathrm{\α}}^l),$ 存入所述第二寄存器；

当所述第二计算单元计算擦除向量时，在计算完δ(αⁱ)后，所述第一多路选择器选择所述第一寄存器的输出，所述第三多路选择器选择所述第二多路选择器的输出，所述第二多路选择器选择所述第五多路选择器选择r_{HD_i}，最后通过所述第一乘法器和所述第一加法器得到

存在所述第一寄存器中。

本发明提供的一种译码装置的有益效果是：本发明所提出的串行架构高效译码装置，在无需模块间缓存的情况下，译码时间可以随着插值器给出正确的插值结果的时间变化自动调整。此外，本发明使得钱搜索与福尼算法单元的输出可以直接作为擦除译码的输入，有助于缩短译码时间；本发明使得大量计算电路与计算结果得到复用，进一步减小了硬件资源需求，提高了译码效率。

附图说明

图1为本发明提供的一种译码装置的结构示意图；

图2为本发明提供的重编码与擦除译码单元的结构示意图；

图3为现有技术提供的校正子计算单元的结构示意图；

图4为本发明提供的校正子计算单元的结构示意图；

图5为本发明提供的第一计算单元的结构示意图；

图6为本发明提供的擦除位置多项式计算单元的结构示意图；

图7为本发明提供的第二计算单元的结构示意图。

附图中各标号所代表的部件列表如下：

A1：第一加法器；        A2：第二加法器；

C1：第一乘法器；        C2：第二乘法器；

J1：第一多路选择器；    J2：第二多路选择器；

J3：第三多路选择器；    J4：第四多路选择器；

J5：第五多路选择器；    D1：第一寄存器；

D2：第二寄存器；        Q：求逆器。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

为了提高LCC RS译码器的输出速度，降低硬件资源消耗，提高译码器的译码效率问题，本发明实施例提供了一种译码方法，该译码装置是基于译码方法实现的，详见下文描述：

101：根据信道接受信息完成重数分配，输出硬判决接受序列，同时构造2^η个测试向量和测试向量对应的插值点；

其中，该步骤具体为：根据信道接受信息，得到硬判决序列r_HD(x)=r_{HD_(n-1)}×x^n-1+r_{HD_(n-2)}×x^n-2...r_{HD_0}，r_{HD_i}是硬判决序列r_HD(x)的第i个码元的值，选择后验概率最小的n-k个码元视为不可靠集合这n-k个码元的位置αⁱ和其码元值r_{HD_i}构成插值点(αⁱ,r_{HD_i})，其中符号α表示GF(2^q)上的本原元，通常用αⁱ来表示码字中第i个码元的位置。除不可靠集合内的码元以外的其余k个码元记为可靠集合R。在不可靠集合中选择后验概率最小的η个码元，对于这η个位置中的码元位置αⁱ，不仅输出其硬判决值r_{HD_i}还计算其第二硬判决值r_{2HD_i}，r_{2HD_i}是第i个码元的第二硬判决值。这η个码元位置中的任意一个位置i上，对码元取值为r_{HD_i}或者r_{2HD_i}，即有两个插值点，(αⁱ,r_{HD_i})和(αⁱ,r_{2HD_i})，因此一共有2^η种情况，可以产生2^η个可能的码字，称为2^η个测试向量。采用类似格雷码的方式排序2^η个测试向量，所得所有测试向量与其后的测试向量只在一个码元位置上的码元取值不同。

102：对码字采用重编码算法，重编码2^η个测试向量的插值点；

重编码后的码字公式为β_HD(x)=β_{HD_(n-1)}×x^n-1+β_{HD_(n-2)}×x^n-2…β_{HD_0}

或者

对于R中的码元位置αⁱ，i∈R，所以β_{HD_i}均为0；对于码元位置αⁱ，

擦除向量以上求解β_HD(x)公式可以进一步简化。

首先计算校正子S(x)=S_2t×x^2t+S_2t-1×x^2t-1…S₁×x计算采用公式

$S_j=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}{r}_{\mathrm{HD}\_i}{\left({\mathrm{\α}}^i\right)}^j,$ 1≤j≤2t

接着计算擦除位置多项式σ(x),再由校正子和擦除位置多项式σ(x)计算擦除估值多项式ν(x)，

υ(x)=S(x)σ(x)modx^n-k，mod表示取余运算。

设δ(x)为上式的商，则上式可以转化为：

S(x)σ(x)=δ(x)x^n-k+υ(x)

δ(x)=δ_2t×x^2t+δ_2t-1×x^2t-1…δ₀

对于码元位置αⁱ，通过化简公式，β_{HD_i}和β_{2HD_i}可以表示为β_{HD_i}=δ(αⁱ)， ${\mathrm{\β}}_{2\mathrm{HD}\_i}=\mathrm{\δ}\left({\mathrm{\α}}^i\right)+{(r_{\mathrm{HD}\_i}-r_{2\mathrm{HD}\_i})}^{{\mathrm{\α}}^i}\underset{l\≠i,l\∈\stackrel{\‾}{R}}{\mathrm{\Π}}({\mathrm{\α}}^i-{\mathrm{\α}}^l)$

103：将第一个测试向量中在中的n-k个插值点送入插值器进行插值计算，得到错误位置多项式q₁(x)与错误估值多项式q₀(x)；

104：判断错误位置多项式q₁(x)根的数目和次数是否一致，如果是，执行步骤108；如果否，执行步骤105；

105：判断已经测试的测试向量个数是否超过2^η，如果是，执行步骤106；如果否，执行步骤107：

106：错误超出可纠正范围，译码失败，流程结束；

107：对下一个测试向量的插值点进行插值，得到对应的求解错误位置多项式与错误估值多项式，重新执行步骤104；

108：计算每个码元位置αⁱ的擦除位置多项式σ(x)的值，判断σ(αⁱ)是否等于0，如果是，执行步骤109；如果否，执行步骤110；

109：码元位置αⁱ为错误位置，根据错误值公式获取错误值，将错误位置的码元r_HD-i与e_i相加；

其中，错误值计算公式q₁’(αⁱ)是码元位置αⁱ的在多项式q₁(x)的导函数q₁’(x)的值将错误位置的码元r_{HD_i}与e_i相加。

110：计算中对应的对应替换在集合的位置i上r_{HD_i}，完成擦除译码。

至此，整个译码过程结束，可以输出经这些译码流程后的码字。

一种译码装置，参见图1，译码装置采用串行架构，包括：

重编码与擦除译码单元，用于完成重编码和擦除译码；

插值器，用于完成插值计算，得到2^η对应测试向量的插值结果，即错误位置多项式与错误估值多项式；

多项式选择单元，用于对错误位置多项式与错误估值多项式进行计算，判断是否是正确的插值结果；

钱搜索与福尼算法单元，用于对码字进行纠错。

r_HD(x)经过重编码与擦除译码单元的重编码得到擦除向量和插值点β_{HD_i}和β_{2HD_i}，r_HD(x)叠加擦除向量得到重编码码β_HD(x)。插值器根据插值点β_{HD_i}和β_{2HD_i}计算测试向量的插值结果，然后多项式选择单元从中挑选出正确的结果传送给钱搜索与福尼算法单元，计算得到e(x)代表错误向量，将e(x)与β_HD(x)叠加之后，再送回重编码与擦除译码单元进行擦除译码得到最终译码后输出的码字。

其中，参见图2，重编码与擦除译码单元包括：校正子计算单元、擦除位置多项式计算单元、第一计算单元和第二计算单元，其中，

校正子计算单元用于擦除译码；擦除位置多项式计算单元获取擦除位置多项式σ(x)并存储；第一计算单元用于计算表达式或第二计算单元用于计算估值多项式δ(x)，重编码结果β_HD、β_2HD和擦除向量

对于校正子计算单元，因为本发明实施例中把钱搜索与福尼算法单元的输出直接作为擦除译码的输入，前者是码元低位先输出，而传统的校正子计算单元要求码元高位先输入，如图3所示。因此，本发明实施例对现有擦除译码中的校正子计算单元进行了改进，其实现结构如图4所示。改进单元按反向顺序输入校正子的计算数据，不仅可以计算(n,k)RS码，还适用于基于(n,k)RS码的缩短码，例如GF(2¹⁰)上的(458,410)RS码。实现了钱搜索与福尼算法和擦除译码的高效同步。

参见图4，校正子计算单元具体为：第一寄存器D1初始化为0，第二乘法器C2输出为0，r_HD(x)硬判决序列依次由高到低进入校正子计算单元。第一个时钟周期时，输入r_{HD_0}进入第一乘法器C1得到r_{HD_0}×α^(n-1)j，加上第二乘法器C2的输出0，得到r_{HD_0}×α^(n-1)j，被送入第一寄存器D1；第二个时钟周期时，第一寄存器D1输出r_{HD_0}×α^(n-1)j通过第二乘法器C2，得到r_{HD_0}×α^(n-2)j，此时第一乘法器C1输入r_{HD_1}，第一乘法器C1输出r_{HD_1}×α^(n-1)j，第一加法器A1输出为r_{HD_1}×α^(n-1)j+r_{HD_0}×α^(n-2)j，存入第一寄存器D1。如此n个时钟周期后，S_j=r_{HD_(n-1)}×α^j(n-1)+r_{HD_(n-2)}×α^j(n-2)…+r_{HD_0}，1≤j≤2t。采用2t个校正子计算单元，可以得到S₁，S₂,...S_2t。

参见图5，第一计算单元具体为：第一个时钟周期时，第一寄存器D1初始化为1，第一多路选择器J1选择0，则第一加法器A1和第一乘法器C1的输出均为αⁱ,储存在第一寄存器D1中；第二个周期，第二多路选择器J2选择α^l，因为有限域加法就是减法，则第一加法器A1输出α^l-αⁱ，第一乘法器C1输出为(α^l+αⁱ)×αⁱ。如此n-k个周期后，可以得到若工作在重编码模式下时，将第一寄存器D1储存结果通过第二乘法器C2乘以第二加法器A2的输出r_{HD_i}-r_{2HD_i}，得到而当工作在擦除译码模式下时，将送入求逆器Q，即可得到

参见图6，擦除位置多项式σ(x)计算单元具体为：σ₀位置的第一寄存器D1初始化1，其余n-k个寄存器初始化为0。初始第一乘法器C1输入为任意 保持第一乘法器C1输入，寄存器顺次移位n-k+1次后，第一乘法器C1输入 保持第一乘法器C1输入再移位n-k+1次，如反复，直到 其中l₁≠l₂≠…≠l_n-k-1≠l_n-k。当中n-k个位置均完成计算之后，得到

参见图7，第二计算单元在重编码与擦除译码单元共有n-k个，

当第二计算单元当计算δ(x)时，第一多路选择器J1选择σ(x)的系数，第三多路选择器J3选择第二多路选择器J2的输出，第二多路选择器J2选择S(x)的系数。第五多路选择器J5选择第四多路选择器J4输出，第四多路选择器J4选择前一级单元的第一寄存器D1的输出。经过n-k周期移位后，第一寄存器D1中可以得到估值多项式δ(x)的系数。

当第二计算单元当计算重编码结果β_{HD_i}和β_{2HD_i}时，第一多路选择器J1选择第一寄存器D1的输出，第三多路选择器J3选择αⁱ，第五多路选择器J5选择第四多路选择器J4输出，第四多路选择器J4选择δ(x)的系数，每个周期，第一寄存器D1都存入第一加法器A1的输出。n-k周期后，得到β_{HD_i}=δ(αⁱ)的值。之后第一寄存器D1通过第二加法器A2得到， ${\mathrm{\β}}_{i,1}=\mathrm{\δ}\left({\mathrm{\α}}^i\right)+{(r_{i,1}-r_{i,0})}^{{\mathrm{\α}}^i}{\mathrm{\Π}}_{l\≠i,l\∈\stackrel{\‾}{R}}({\mathrm{\α}}^i-{\mathrm{\α}}^l),$ 存入第二寄存器D2。

当第二计算单元计算擦除向量时，开始各多路选择器与计算β_HD时的选择一致，而在计算完δ(αⁱ)后，多需要一个周期，在该周期第一多路选择器J1选择第一寄存器D1的输出，第三多路选择器J3选择第二多路选择器J2的输出，第二多路选择器J2选择第五多路选择器J5选择r_{HD_i}，最后通过第一乘法器C1和第一加法器A1得到

存在第一寄存器D1中。

综上所述，本发明实施例提供了一种译码装置，本发明实施例所提出的串行架构高效译码装置，在无需模块间缓存的情况下，译码时间可以随着插值器给出正确的插值结果。此外，本发明实施例使得钱搜索与福尼算法单元的输出可以直接作为擦除译码的输入，有助于缩短译码时间；本发明实施例使得大量计算电路与计算结果得到复用，进一步减小了硬件资源需求，提高了译码效率。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种译码装置，其特征在于，所述译码装置采用串行架构，所述译码装置包括： 

重编码与擦除译码单元，用于完成重编码和擦除译码； 

插值器，用于完成插值计算，得到2^η对应测试向量的插值结果，即错误位置多项式与错误估值多项式； 

多项式选择单元，用于对所述错误位置多项式与所述错误估值多项式进行计算，判断是否是正确的插值结果； 

钱搜索与福尼算法单元，用于对码字进行纠错； 

其中，选择后验概率最小的n-k个码元视为不可靠集合,η为不可靠集合 中选择后验概率最小的码元个数；n为码字长度、k为码字中信息码元的长度； 

其中，所述重编码与擦除译码单元包括：校正子计算单元、擦除位置多项式计算单元、第一计算单元和第二计算单元，其中， 

所述校正子计算单元用于擦除译码；所述擦除位置多项式计算单元获取擦除位置多项式σ(x)并存储；所述第一计算单元用于计算表达式 或所述第二计算单元用于计算估值多项式δ(x)，重编码结果β_HD、β_2HD和擦除向量                                                  

其中，αⁱ和α^l分别用来表示不可靠集合   中第i个码元和第l个码元的位置；α表示有限域上的本原元；r_{HD_i}和r_{2HD_i}分别为第i个码元的硬判决值和第二硬判决值。 

2.根据权利要求1所述的一种译码装置，其特征在于，所述校正子计算单元具体为： 

将校正子计算单元的第一寄存器初始化为0，校正子计算单元的第二乘法器输出为0，硬判决序列r_HD(x)依次由高到低输入；第一个时钟周期时，输入r_{HD_0}进入校正子计算单元的第一乘法器得到r_{HD_0×}α^(n-1)j，加上校正子计算单元的第二乘法器的输出0，得到r_{HD_0×}α^(n-1)j，被送入校正子计算单元的第一寄存器；第二个时钟周期时，校正子计算单元的第一寄存器输出r_{HD_0×}α^(n-1)j，通过校正子计算单元的第二乘法器得到r_{HD_0×}α^(n-2)j，此时输入r_{HD_1}进入校正子计算单元的第一乘法器输入r_{HD_1}，校正子计算单元的第一乘法器输出r_{HD_1×}α^(n-1)j，校正子计算单 元的第一加法器输出为r_{HD_1×}α^(n-1)j+r_{HD_0×}α^(n-2)j，存入校正子计算单元的第一寄存器；n个时钟周期后，S_j＝r_{HD_(n-1)×}α^j(n-1)+r_{HD_(n-2)×}α^j(n-2)…+r_{HD_0}，1≤j≤2t；采用2t个校正子计算单元，得到S₁，S₂,…S_2t； 

其中，n为码字长度，r_{HD_i}为第i个码元的硬判决值。 

3.根据权利要求1所述的一种译码装置，其特征在于，所述第一计算单元具体为： 

第一个时钟周期时，第一计算单元的第一寄存器初始化为1，第一多路选择器选择0，则第一计算单元的第一加法器和第一乘法器的输出均为αⁱ，储存在第一计算单元的第一寄存器中；第二个时钟周期，第一计算单元的第一多路选择器选择α^l，则第一计算单元的第一加法器输出α^l-αⁱ，第一计算单元的第一乘法器输出为(α^l-αⁱ)×αⁱ；n-k个周期后，得到若工作在重编码模式下时，将第一计算单元的第一寄存器储存结果通过第一计算单元的第二乘法器乘以第二加法器的输出r_{HD_i}-r_{2HD_i}，得到 

当工作在擦除译码模式下时，将送入求逆器，得到 

其中，r_{HD_i}和r_{2HD_i}分别为第i个码元的硬判决值和第二硬判决值。