CN102970049B - 基于钱搜索算法和福尼算法的并行电路及rs译码电路 - Google Patents

Abstract

本发明涉及译码技术领域，公开了一种基于钱搜索算法和福尼算法的并行电路及RS译码电路。本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。

Description

基于钱搜索算法和福尼算法的并行电路及RS译码电路

技术领域

本发明涉及译码技术领域，特别是涉及一种基于钱搜索算法和福尼算法的并行电路及RS译码电路。

背景技术

随着光纤通信技术的发展，光网络向着高速率、大容量、长距离的方向演进。但随着速率的提升、距离的增加，传输信息的误比特率就会增加，故前向纠错技术(FEC)显得非常重要。里德-所罗门(Reed-Solomon，RS)编解码作为FEC的一种，能够纠正数据传输过程中产生的突发错误，因而得到了广泛应用。RS译码主要包括伴随式计算、关键方程求解，错误位置计算和错位值计算几个步骤，其中错误位置计算步骤采用的钱搜索算法和错误值计算步骤采用的福尼算法在RS译码中占有重要地位。

如何提供一种满足高速并行处理数据的要求、结构简单的译码电路是亟待解决的问题。

发明内容

（一）要解决的技术问题

本发明首先要解决的技术问题是：如何提供一种满足高速并行处理数据的要求、结构简单的译码电路。

（二）技术方案

为了解决上述技术问题，本发明提供一种基于钱搜索算法和福尼算法的并行电路，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括：偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中，

所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，偶数项钱搜索电路模块和奇数项钱搜索电路模块经过第一加法模块后在一个时钟周期内共计算得到p个错误位置；所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法器模块后在一个所述时钟周期内共计算得到p个错误值；

所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出p个错误位置，所述乘法模块输出p个错误值，所述p个错误位置和p个错误值作为所述并行电路的输出数据，p为大于1的整数。

优选地，所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块均包括多个计算子模块以及多个加法器；每个计算子模块包括二选一选择器、寄存器以及多个乘法器，且二选一选择器的输出端连接到每个乘法器的输入端，其中一个乘法器的输出端连接到寄存器的输入端，寄存器的输出端连接到二选一选择器的输入端；对于每个计算子模块，其中乘法器的输出端一对一地连接到加法器的输入端；所述多个加法器的输出为偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块的输出数据。

优选地，所述加法器所做的加法均是伽罗华域上的加法，所述乘法器所做的乘法均是伽罗华域上的乘法，且所述乘法器的系数均属于相同的伽罗华域。

优选地，所述求倒数模块为只读ROM。

优选地，所述多个计算子模块的个数为t/2，其中，t=(n-k)/2，n表示RS译码的码字长度，k表示RS译码的信息位长度。

本发明还提供了一种RS译码电路，包括所述的并行电路。

（三）有益效果

上述技术方案具有如下优点：本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。

附图说明

图1是RS译码电路结构示意图；

图2是本发明的并行电路结构图；

图3是奇数项电路模块结构图；

图4是偶数项电路模块结构图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

RS译码电路的结构如图1所示（以RS（255,223）并且p=9为例），本发明提供的一种基于钱搜索算法和福尼算法的并行电路，即为图1中的错误位置与错误值计算模块CSEE。

RS译码过程中的伴随式多项式为：

S(x)＝S₀+S₁x+S₂x²+...+S_2t-1x^2t-1

基于钱搜索算法的错误位置多项式为:

σ(x)＝σ₀+σ₁x+σ₂x²+...+σ_tx^t

σ(αⁱ)＝σ₀+σ₁αⁱ+σ₂(αⁱ)₂+...+σ_t(αⁱ)^t

=_σ0+σ_odd(αⁱ)+σ_evev(αⁱ)

基于福尼算法的错误值多项式为：

ω(x)＝ω₀+ω₁x+ω₂x²+...+ω_t-1x^t-1

ω(αⁱ)＝ω₀+ω₁αⁱ+ω₂(αⁱ)²+...+ω_t-1(αⁱ)^t-1

=ω₀+ω_odd(αⁱ)+ω_even(αⁱ)

关键方程为：S(x)σ(x)＝ω(x)

解上述关键方程能够得到ω₀,..,ω_t-1和σ₀,..,σ_t

将公式变形得到钱搜索算法计算错误位置的公式：

σ₀+σ_odd(αⁱ)+σ_evev(αⁱ)

和福尼算法计算错误值的公式:

$e_i=\frac{\mathrm{\ω}\left({\mathrm{\α}}^i\right)}{{\mathrm{\α}}^i{\mathrm{\σ}}^{\′}\left({\mathrm{\α}}^i\right)}=\frac{{\mathrm{\ω}}_0+{\mathrm{\ω}}_{\mathrm{odd}}\left({\mathrm{\α}}^i\right)+{\mathrm{\ω}}_{\mathrm{even}}\left({\mathrm{\α}}^i\right)}{{\mathrm{\σ}}_{\mathrm{odd}}\left({\mathrm{\α}}^i\right)}$

钱搜索过程解释如下：

将接收到的码字按照从最高位r_n-1到最低位r₀的顺序进入钱搜索电路，检验接收数据的第一位r_n-1是否错误，就是要验证α^n-1是否是错误位置，即要确定α^-(n-1)是否是σ(x)的根。

将α^-(n-1)＝α^n-(n-1)＝α代入σ(x)，如果

1+σ₁α+...+σ_t-1α^t-1+σ_tα^t＝0或者σ₁α+σ₂α²+...+σ_tα^t＝-1

则r_n-1出错，否则r_n-1正确，按r_n-1，r_n-2,.r_.1r的顺序依次将α,α²,...,α^n-2,α^n-1代入σ(x)进行检验，这个过程称为钱搜索。

αⁱ表示要检验的位置，i＝1,2…,n-1，传统的电路一个时钟周期只能检测一个错误位置，本发明提出的并行电路一个时钟周期能够检测p个错误位置和p个错误值。

根据上述变形后的公式可以得到本发明的p倍并行电路结构如图2所示。

如图2所示，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括：偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中，κ＝1,…,p

所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，偶数项钱搜索电路模块和奇数项钱搜索电路模块经过第一加法模块后在一个时钟周期内共计算得到p个错误位置。所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法器模块后在一个所述时钟周期内共计算得到p个错误值；

所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出p个错误位置，所述乘法模块输出p个错误值，所述p个错误位置和p个错误值作为所述并行电路的输出数据，p为大于1的整数。

所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块在电路结构上有一定的相似性，在实际电路设计中可以根据需要进行统一建模，在调用模块时参数化乘法器系数和二选一选择器输入端数据即可。

其中，所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块均包括多个计算子模块以及多个加法器；每个计算子模块包括二选一选择器、寄存器以及多个乘法器，且二选一选择器的输出端连接到每个乘法器的输入端，其中一个乘法器的输出端连接到寄存器的输入端，寄存器的输出端连接到二选一选择器的输入端；对于每个计算子模块，其中乘法器的输出端一对一地连接到加法器的输入端；所述多个加法器的输出为偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块的输出数据。

其中，所述加法器所做的加法均是伽罗华域上的加法，所述乘法器所做的乘法均是伽罗华域上的乘法，且所述乘法器的系数均属于相同的伽罗华域。

其中，所述求倒数模块为只读ROM。

其中，所述多个计算子模块的个数为t/2，其中，t=(n-k)/2，代表纠错能力，n表示RS(n,k)译码的码字长度，k表示RS译码的信息位长度。2t代表编码后加入的校验位。例如，对于RS(255,223)来说，t=16，意思是对长度为223个符号（字节）的信息编码，得到32个校验符号（字节），再把32个校验符号附加到223个信息符号后进行传输。RS译码就是对收到的255个符号，根据校验位纠正传输中发生的错误。

上述奇数项钱搜索电路模块和奇数项福尼电路模块的电路如图3所示，偶数项钱搜索电路模块核偶数项福尼电路模块如图4所示。将图3和图4的电路进行模块化，在电路实现过程中可以直接调用，这样可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强。

由以上实施例可以看出，本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (5)

1.一种基于钱搜索算法和福尼算法的并行电路，其特征在于，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括：偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中，

所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，所述偶数项钱搜索电路模块和奇数项钱搜索电路模块的输出经过第一加法模块后在一个时钟周期内共计算得到p个错误位置；所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，所述奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法器模块后在一个所述时钟周期内共计算得到p个错误值；

所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出p个错误位置，所述乘法模块输出p个错误值，所述p个错误位置和p个错误值作为所述并行电路的输出数据，p为大于1的整数。

2.如权利要求1所述的并行电路，其特征在于，所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块均包括多个计算子模块以及多个加法器；每个计算子模块包括二选一选择器、寄存器以及多个乘法器，且二选一选择器的输出端连接到每个乘法器的输入端，其中一个乘法器的输出端连接到寄存器的输入端，寄存器的输出端连接到二选一选择器的输入端；对于每个计算子模块，其中乘法器的输出端一对一地连接到加法器的输入端；所述多个加法器的输出为偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块的输出数据。

3.如权利要求2所述的并行电路，其特征在于，所述加法器所做的加法均是伽罗华域上的加法，所述乘法器所做的乘法均是伽罗华域上的乘法，且所述乘法器的系数均属于相同的伽罗华域。

4.如权利要求2或3所述的并行电路，其特征在于，所述多个计算子模块的个数为t/2，其中，t＝(n-k)/2，n表示RS译码的码字长度，k表示RS译码的信息位长度。

5.一种RS译码电路，其特征在于，包括如权利要求1～4中任一项所述的并行电路。