CN102891689A - 一种错误位置多项式求解方法及装置 - Google Patents

Abstract

本申请公开了一种错误位置多项式求解方法及装置，该方法包括：在每轮迭代的第一周期中输入奇数项伴随式的系数和偶数项伴随式的系数，计算下轮迭代所需的修正值；在每轮迭代的第二周期中判断修正值是否为0，并根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量；在每轮迭代的第二周期中根据修正值和本轮迭代所需的错误位置多项式的系数、本轮迭代所需的中间多项式的系数以及中间量，计算下轮迭代所需的错误位置多项式的系数。本申请方案提供的错误位置多项式求解的IBM迭代电路大大降低了关键路径延时，均衡解决了面积和时序问题，使得该错误位置多项式求解方法及装置可以应用于高频数据传输。

Description

一种错误位置多项式求解方法及装置

技术领域

本申请涉及数字通信和数据信息处理领域，尤其涉及一种错误位置多项式求解方法及装置。

背景技术

纠错码技术在数据通信、数据存储等方面应用广泛，现在常见的纠错码有：RS（Reed-Solomon里德-所罗门）码、BCH码、海明码，其中海明码由于码距较小，只能纠正一位错误。而RS码、BCH码可以进行多比特纠错，因而应用十分广泛。在BCH码的解码过程中，最关键的一步是求解关键方程以获得错误位置多项式，它占用了最大的资源和最多的运算量。

对于一个最多可纠t个错的二进制BCH码，解关键方程就是由求得的2t个伴随式值S₁、S₂、…、S_2t来确定错误位置多项式σ(x)=1+σ₁x+σ₂x²+…+σ_t x^t的系数σ₁、σ₂、…、σ_t，得到了这个多项式后，就可以通过钱氏搜索等方法来确定错误发生的位置，从而纠正产生的错误。

图1为现有技术通用的IBM迭代算法流程图，设σ^(k)(x)是待求的差错位置多项式，λ^(k)(x)是辅助计算的中间多项式，δ_(k+1)是连续迭代前后两个错误位置多项式的差值，这里称为修正值，k代表迭代计算的次数，l^(k)表示多项式σ^(k)(x)的阶，γ^(k)是辅助计算的中间量，迭代步骤如下：

第一步：设置初始值：

σ⁽⁰⁾(x)=1;λ⁽⁰⁾(x)=1;l⁽⁰⁾=0;γ⁽⁰⁾=1;k=0

第二步：计算当前迭代值对于牛顿恒等式的误差：

${\mathrm{\δ}}^{k+1}=\underset{i=0}{\overset{l^{\left(k\right)}}{\mathrm{\Σ}}}{s}_{k+1-i}{\mathrm{\σ}}_i^{\left(k\right)}$

第三步：修正σ(x)产生满足当前牛顿等式的σ(x)：

σ^(k+1)(x)=γ^(k)σ^(k)(x)+δ^(k+1)λ^(k)(x)x

第四步：根据条件修改中间变量值：

当δ^(k+1)(x)=0or 2l^(k)>k时：

λ^(k+1)(x)=xλ^(k)(x)

l^(k+1)＝l^(k)

γ^(k+1)=γ^(k)

k=k+1

当δ^(k+1)(x)≠0 and 2l^(k)≤k时：

λ^(k+1)(x)=σ^(k)(x)

l^(k+1)＝k+1-l^(k)

γ^(k+1)=δ^(k+1)

k=k+1

第五步：判断k是否等于2t，如果不是进入第二步；否则结束运算。输出错误位置多项式的系数。

图2为现有技术中对应IBM迭代算法的错误位置多项式求解电路，图中

表示有限域乘法器，

表示有限域加法器。该电路总共包含有限域乘法器3t+2个，其中有限域乘法器组11和有限域乘法器组15均为t+1个，有限域乘法器组14为t个。伴随式按照一轮一拍的方式进入移位寄存器组A进行迭代，总共需要迭代计算2t个时钟周期，而目前公开的方法中每轮只输入一个伴随式系数，电路的最长延时路径（也称为关键路径）为从移位寄存器组A到寄存器组B之间的路径，共需要经过有限域乘法器组11、t+1输入有限域加法器12、有限域乘法器14和2输入有限域加法器13等4个单元，关键路径延时为2T_乘法器+T_加法器2+T_{加法器(t+1)}。

在实现本申请的过程中，通过对现有技术的研究，发明人发现现有技术中至少存在如下问题：有限域中的乘法器由于其复杂性成为影响电路速度和面积的关键因数，而该电路中的乘法器数量过多，导致关键路径延迟过长，不适用于高频数据传输。

发明内容

有鉴于此，本发明提供了一种错误位置多项式求解方法及装置，以解决现有方法和装置中由于乘法器数量过多导致关键路径延迟过长的问题。

为了解决上述问题，本申请提供一种错误位置多项式求解方法如下：

一种错误位置多项式求解方法，包括：

在每轮迭代的第一周期中输入奇数项伴随式的系数和偶数项伴随式的系数，计算下轮迭代所需的修正值；

在每轮迭代的第二周期中判断所述修正值是否为0，并根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量；

在每轮迭代的第二周期中根据所述修正值和本轮迭代所需的错误位置多项式的系数、本轮迭代所需的中间多项式的系数以及中间量，计算下轮迭代所需的错误位置多项式的系数。

优选地，所述计算下轮迭代所需的修正值，具体包括：

对所述奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

对所述偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

对两组乘法运算的结果进行加法运算，得到下轮迭代所需的修正值。

优选地，所述根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量，具体包括：

若所述修正值为0，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出；

若所述修正值不为0，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

优选地，所述计算下轮迭代所需的错误位置多项式的系数，具体包括：

对所述下轮迭代所需的修正值和所述本轮迭代所需的中间多项式的系数进行乘法运算；

对所述本轮迭代所需的错误位置多项式的系数和所述本轮迭代所需的中间量进行乘法运算；

对两组乘法运算的结果进行加法运算，得到下轮迭代所需的错误位置多项式的系数。

为了解决上述问题，本申请还提供一种错误位置多项式求解装置如下

一种错误位置多项式求解装置，包括：

伴随式输出寄存器组、第一寄存器组、第二寄存器组、第三寄存器组、第一有限域乘法器组、第二有限域乘法器组、加法器，加法器组、控制逻辑组和选择器，其中：

所述伴随式输出寄存器组用于在每轮迭代的第一周期中输出本轮迭代所需的奇数项伴随式的系数和偶数项伴随式的系数；

所述第一寄存器组用于在每轮迭代的第一周期中输出本轮迭代所需的错误位置多项式的系数，并在每轮迭代的第二周期中保存本轮迭代更新的错误位置多项式的系数；

所述第一有限域乘法器组用于在每轮迭代的第一周期中对所述奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，对所述偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，并在每轮迭代的第二周期中对所述本轮迭代所需的错误位置多项式的系数和本轮迭代所需的中间量进行乘法运算；

所述加法器用于在每轮迭代的第一周期中对所述第一有限域乘法器组在每轮迭代的第一周期中进行乘法运算后的结果进行加法运算，生成下轮迭代所需的修正值；

所述第二寄存器组用于在每轮迭代的第一周期中保存所述加法器生成的所述下轮迭代所需的修正值；

所述控制逻辑组用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断所述下轮迭代所需的修正值是否为0，若为0，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，若不为0，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出；

所述第三寄存器组用于在每轮迭代的第二周期中输出本轮迭代所需的中间多项式的系数和辅助计算的中间量，并保存下轮迭代所需的中间多项式的系数和辅助计算的中间量；

所述第二有限域乘法器组用于在每轮迭代的第二周期中对所述下轮迭代所需的修正值和所述中间多项式的系数进行乘法运算；

所述加法器组用于在每轮迭代的第二周期中对所述第一有限域乘法器组在每轮迭代的第二周期中进行乘法运算后的结果和所述第二有限域乘法器组在每轮迭代的第二周期中进行乘法运算后的结果进行加法运算，生成本轮迭代更新的所述错误位置多项式的系数；

所述选择器用于在每轮迭代的第一周期中选择所述伴随式输出寄存器组的输出，并在每轮迭代的第二周期中选择所述控制逻辑组的输出。

优选地，所述伴随式输出寄存器组包括：

奇数项伴随式寄存器组、偶数项伴随式寄存器组和移位寄存器组，其中：

所述奇数项伴随式寄存器组用于输出奇数项伴随式的系数；

所述偶数项伴随式寄存器组用于输出偶数项伴随式的系数；

所述移位寄存器组用于接收所述奇数项伴随式的系数和所述偶数项伴随式的系数并进行移位输出。

优选地，所述控制逻辑组包括：

第一控制逻辑和第二控制逻辑，其中：

所述第一控制逻辑用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断所述下轮迭代所需的修正值是否为0，且用于判断迭代是否全部完成；

所述第二控制逻辑用于在所述下轮迭代所需的修正值为0时，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，在所述下轮迭代所需的修正值不为0时，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

从上述的技术方案可以看出，本发明实施例公开的一种错误位置多项式求解方法及装置，相对于现有技术来说，可以实现的有益效果是：

1、本申请提供的方案，在现有技术的基础上，提供了一种低延时的错误位置多项式求解的IBM迭代电路。在电路的最长路径中插入了一个寄存器，将最长路径一分为二，关键路径长度缩短为T_乘法器+T_{加法器(t+1)}，这样就大大降低了迭代电路的关键路径延时，使之能够应用到高频数据传输中。

同时，在插入一级寄存器之后如果不做任何修改，完成一次迭代的时间需要多达4t个时钟周期，为了解决这个问题，本设计将迭代算法改进成t次，每轮输入2个伴随式的系数，使伴随式的系数按照一轮两拍的方式进入移位寄存器组，这样迭代计算时间能够继续维持在现有的2t个时钟周期不变。

本发明中IBM迭代计算仅需要2t个时钟周期，关键路径长度为T_乘法器+T_{加法器(t+1)}，乘法器数量为2t+1个，均衡解决了面积和时序问题，具有较高的实用价值，不仅可用于高速光通信系统中，还可用于其它高速通信系统和信息处理领域。

2、本申请提供的方案，在现有技术的基础上，提供了一种面积紧凑型的错误位置多项式求解的IBM迭代电路。在迭代过程中，两个周期输入一轮伴随式的系数，每轮输入两个伴随式的系数，因此在该电路加入了选择器，用来分时复用有限域乘法器组，第一个周期选择伴随式输出寄存器组的输出作为有限域乘法器的乘数，第二个周期选择控制逻辑组的输出作为有限域乘法器的乘数，这样可以节省多达t+1个有限域乘法器，大大减少了电路中乘法器的数量，节省了电路面积。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术通用的IBM迭代算法流程图；

图2为现有技术中对应IBM迭代算法的错误位置多项式求解电路；

图3为本申请实施例提供的一种错误位置多项式求解方法流程图；

图4为本申请实施例提供的另一种错误位置多项式求解方法流程图；

图5为本申请实施例提供的又一种错误位置多项式求解方法流程图；

图6为本申请实施例提供的又一种错误位置多项式求解方法流程图；

图7为本申请实施例提供的一种错误位置多项式求解装置示意图；

图8为本申请实施例提供的一种优化的乘法器结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

图3为本申请实施例提供的一种错误位置多项式求解方法流程图。

参照图3所示，本申请实施例提供的一种错误位置多项式求解方法，包括如下步骤：

S100：在每轮迭代的第一周期中输入奇数项伴随式的系数和偶数项伴随式的系数，计算下轮迭代所需的修正值；

在本申请实施例中，步骤S100求解下轮迭代所需的修正值就相当于IBM迭代算法中的第二步：计算当前迭代值对于牛顿恒等式的误差。

在这里，奇数项伴随式和偶数项伴随式的系数是按照一轮两拍的方式进行输入的，即在迭代过程中，每一轮迭代包含两个周期，在两个周期的第一周期输入一轮伴随式的系数，每轮同时输入两个伴随式的系数，并且两个伴随式的系数为相邻的奇数项伴随式的系数和偶数项伴随式的系数。

S200：在每轮迭代的第二周期中判断修正值是否为0，并根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量；

在本申请实施例中，按照IBM迭代算法，需要根据在第一周期中生成的下轮迭代所需的修正值来修改求解错误位置多项式过程中需要的中间变量值，即中间多项式的系数和中间量，具体的修正方式是根据修正值是否为0来确定的。

S300：在每轮迭代的第二周期中根据修正值和本轮迭代所需的错误位置多项式的系数、本轮迭代所需的中间多项式的系数以及中间量，计算下轮迭代所需的错误位置多项式的系数。

在本申请实施例中，每轮迭代的第一周期中提供下轮迭代所需的修正值，第二周期中根据该修正值输出下轮迭代所需的中间位置多项式的系数和中间量，并在第二周期中根据上轮迭代生成的本轮迭代所需的中间位置多项式的系数和中间量以及下轮迭代所需的修正值计算下轮迭代所需的错误位置多项式的系数。

本申请实施例提供的方案，在现有技术的基础上，提供了一种低延时的错误位置多项式求解的IBM迭代电路。在电路的最长路径中插入了一个寄存器，将最长路径一分为二，关键路径长度缩短为T_乘法器+T_{加法器(t+1)}，这样就大大降低了迭代电路的关键路径延时，使之能够应用到高频数据传输中。

同时，在插入一级寄存器之后如果不做任何修改，完成一次迭代的时间需要多达4t个时钟周期，为了解决这个问题，本设计将迭代算法改进成t次，每轮输入2个伴随式的系数，使伴随式的系数按照一轮两拍的方式进入移位寄存器组，这样迭代计算时间能够继续维持在现有的2t个时钟周期不变。

本发明中IBM迭代计算仅需要2t个时钟周期，关键路径长度为T_乘法器+T_{加法器(t+1)}，乘法器数量为2t+1个，均衡解决了面积和时序问题，具有较高的实用价值，不仅可用于高速光通信系统中，还可用于其它高速通信系统和信息处理领域。

图4为本申请实施例提供的另一种错误位置多项式求解方法流程图。

参照图4所示，本申请实施例提供的另一种错误位置多项式求解方法，在上述实施例提供的错误位置多项式求解方法中，计算下轮迭代所需的修正值的方法，具体包括如下步骤：

S101：对奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

S102：对偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

在本申请实施例中，奇数项伴随式和偶数项伴随式的系数是按照一轮两拍的方式进入移位寄存器组进行输入的，即在迭代过程中，每一轮迭代包含两个周期，在两个周期的第一周期输入一轮伴随式的系数，每轮同时输入两个伴随式的系数，并且两个伴随式的系数为相邻的奇数项伴随式的系数和偶数项伴随式的系数。

S103：对两组乘法运算的结果进行加法运算，得到下轮迭代所需的修正值。

根据IBM迭代算法，需要对两组乘法运算结果相加，得到的值即为下轮迭代所需的修正值，在每轮迭代的第一周期中将该值从加法器中输出到寄存器组中。

作为优选，在迭代过程中，计算下轮迭代所需的修正值的方法，具体以如下公式进行说明：

设σ^(k)(x)是待求的差错位置多项式，λ^(k)(x)是辅助计算的中间多项式，δ^(k+1)是连续迭代前后两个错误位置多项式的差值，这里称为修正值，k代表迭代计算的次数，l^(k)表示多项式σ^(k)(x)的阶，γ^(k)是辅助计算的中间量，迭代步骤如下：

初始值：σ⁽⁰⁾(x)=1;λ⁽⁰⁾(x)=1;l⁽⁰⁾=0;γ⁽⁰⁾=1;k=0

则计算下轮迭代所需的修正值，即计算当前迭代值对于牛顿恒等式的误差，公式表示为：

${\mathrm{\δ}}^{k+1}=\underset{i=0}{\overset{l^{\left(k\right)}}{\mathrm{\Σ}}}{s}_{k+1-i}{\mathrm{\σ}}_i^{\left(k\right)}$

图5为本申请实施例提供的又一种错误位置多项式求解方法流程图。

参照图5所示，本申请实施例提供的又一种错误位置多项式求解方法，在上述实施例提供的错误位置多项式求解方法中，根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量的方法，具体包括如下步骤：

S201：若修正值为0，将本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出；

S202：若修正值不为0，将本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

在本申请实施例中，根据IBM迭代算法，需要根据在第一周期中生成的下轮迭代所需的修正值来修改求解错误位置多项式过程中需要的中间变量值，即中间多项式的系数和中间量，具体的修正方式是根据修正值是否为0来确定的。

作为优选，在迭代过程中，根据判断得到的下轮迭代所需的修正值是否为0的情况，输出的下轮迭代所需的中间多项式的系数以及中间量的方法，具体以如下公式进行说明：

当δ^(k+1)(x)=0 or 2l^(k)>k时：

λ^(k+1)(x)=xλ^(k)(x)

l^(k+1)＝l^(k)

γ^(k+1)=γ^(k)

k=k+1

而当δ^(k+1)(x)≠0 and 2l^(k)≤k时：

λ^(k+1)(x)=σ^(k)(x)

l^(k+1)＝k+1-l^(k)

γ^(k+1)=δ^(k+1)

k=k+1

图6为本申请实施例提供的又一种错误位置多项式求解方法流程图。

参照图6所示，本申请实施例提供的又一种错误位置多项式求解方法，在上述实施例提供的错误位置多项式求解方法中，计算下轮迭代所需的错误位置多项式的系数的方法，具体包括如下步骤：

S301：对下轮迭代所需的修正值和本轮迭代所需的中间多项式的系数进行乘法运算；

S302：对本轮迭代所需的错误位置多项式的系数和本轮迭代所需的中间量进行乘法运算；

S303：对两组乘法运算的结果进行加法运算，得到下轮迭代所需的错误位置多项式的系数。

作为优选，根据IBM迭代算法，在上述实施例的基础之上，本实施例的计算产生满足当前牛顿等式的下轮迭代所需的错误位置多项式的系数的方法，具体以如下公式进行说明：

σ^(k+1)(x)=γ^(k)σ^(k)(x)+δ^(k+1)λ^(k)(x)x

本申请实施例提供的方案，在现有技术的基础上，提供了一种面积紧凑型的错误位置多项式求解的IBM迭代电路。在迭代过程中，两个周期输入一轮伴随式的系数，每轮输入两个伴随式的系数，因此在该电路加入了选择器，用来分时复用有限域乘法器组，第一个周期选择伴随式输出寄存器组的输出作为有限域乘法器的乘数，第二个周期选择控制逻辑组的输出作为有限域乘法器的乘数，这样可以节省多达t+1个有限域乘法器，大大减少了电路中乘法器的数量，节省了电路面积。

图7为本申请实施例提供的一种错误位置多项式求解装置示意图。

参照图7所示，本申请还提供一种错误位置多项式求解装置，在本申请实施例中，该装置包括：

伴随式输出寄存器组1、第一寄存器组2、第二寄存器组3、第三寄存器组4、第一有限域乘法器组5、第二有限域乘法器组6、加法器7，加法器组8、控制逻辑组9和选择器10，其中：

伴随式输出寄存器组1用于在每轮迭代的第一周期中输出本轮迭代所需的奇数项伴随式的系数和偶数项伴随式的系数；

第一寄存器组2用于在每轮迭代的第一周期中输出本轮迭代所需的错误位置多项式的系数，并在每轮迭代的第二周期中保存本轮迭代更新的错误位置多项式的系数；

第一有限域乘法器组5用于在每轮迭代的第一周期中对奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，对偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，并在每轮迭代的第二周期中对本轮迭代所需的错误位置多项式的系数和本轮迭代所需的中间量进行乘法运算；

加法器7用于在每轮迭代的第一周期中对第一有限域乘法器组3在每轮迭代的第一周期中进行乘法运算后的结果进行加法运算，生成下轮迭代所需的修正值；

第二寄存器组3用于在每轮迭代的第一周期中保存加法器7生成的下轮迭代所需的修正值；

控制逻辑组9用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断下轮迭代所需的修正值是否为0，若为0，将本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，若不为0，将本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出；

第三寄存器组4用于在每轮迭代的第二周期中输出本轮迭代所需的中间多项式的系数和辅助计算的中间量，并保存下轮迭代所需的中间多项式的系数和辅助计算的中间量；

第二有限域乘法器组6用于在每轮迭代的第二周期中对下轮迭代所需的修正值和中间多项式的系数进行乘法运算；

加法器组8用于在每轮迭代的第二周期中对第一有限域乘法器组5在每轮迭代的第二周期中进行乘法运算后的结果和第二有限域乘法器组6在每轮迭代的第二周期中进行乘法运算后的结果进行加法运算，生成本轮迭代更新的错误位置多项式的系数；

选择器10用于在每轮迭代的第一周期中选择伴随式输出寄存器组1的输出，并在每轮迭代的第二周期中选择控制逻辑组9的输出。

参照图7所示，上述实施例中的伴随式输出寄存器组1包括：

奇数项伴随式寄存器组11、偶数项伴随式寄存器组12和移位寄存器组13，其中：

奇数项伴随式寄存器组11用于输出奇数项伴随式的系数；

偶数项伴随式寄存器组12用于输出偶数项伴随式的系数；

移位寄存器组13用于接收奇数项伴随式的系数和偶数项伴随式的系数并进行移位输出。

参照图7所示，上述实施例中的控制逻辑组9包括：

第一控制逻辑91和第二控制逻辑92，其中：

第一控制逻辑91用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断下轮迭代所需的修正值是否为0，且用于判断迭代是否全部完成；

第二控制逻辑92用于在下轮迭代所需的修正值为0时，将本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，在下轮迭代所需的修正值不为0时，将本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

下面以72位错误位置多项式求解的IBM迭代过程为例，对上述实施例提供的错误位置多项式求解装置做进一步说明：

奇数项伴随式寄存器组11和偶数项伴随式寄存器组12接收外部144个伴随式的值并保存，然后奇数项伴随式和偶数项伴随式按照一轮两拍的方式进入IBM迭代的移位寄存器组13；

迭代采用一轮两拍的方式，即两个周期（下称第一周期和第二周期）执行一次迭代，迭代过程通过信号shift_en的高低电平的周期性转换来控制选择器10的输出，第一周期选择移位寄存器组13，第二周期选择控制逻辑组9，这样就实现了分时复用有限域乘法器组的目的；

在第一周期时间内，将有限域乘法器组5的值送入有限域加法器7做有限域的加法，将加得的值存入第二寄存器组3；

在第二周期时间内，第一控制逻辑91和第二控制逻辑92分别判断第二寄存器组3的值，若为0，则第二控制逻辑92控制第三寄存器组4做移位操作；若不为0，则第二控制逻辑92控制第一寄存器组2将值送入第三寄存器组4，同时第一控制逻辑91根据迭代次数计算出新的值输出。第二寄存器组3和第三寄存器组4通过有限域乘法器6相乘（假设结果为R1），第一寄存器组2和第一控制逻辑91的输出通过有限域乘法器5相乘（假设结果为R2），然后R1和R2通过有限域加法器组8相加，得到的和送入第一寄存器组2中寄存；

当迭代次数等于72次时，将第一寄存器组2中的值作为模块的最终结果输出。

此外，由于IBM迭代电路中采用大量的有限域乘法器，为了有效的降低面积，还可以采用一种优化的乘法器结构。

图8为本申请实施例提供的一种优化的乘法器结构示意图。

参照图8所示，根据本发明的二进制BCH码译码器，对于有限域乘法器面积的优化，可以采用14域转7域的方法，方法如下，在有限域GF(2^m)中的元素A(x)和B(x)可以用如下多项式表示：

A(x)=a_m-1x^m-1+a_m-2x^m-2+…+a₁x+a₀,a_i∈GF(2)

B(x)=b_m-1x^m-1+b_m-2x^m-2+…+b₁x+b₀,b_i∈GF(2)

一般的乘法器使用多项式相乘，然后在对本原多项式进行取模实现。

C(x)=A(x)×B(x)=c_2m-2x^2m-2+c_2m-3x_2m-3+…+c₁x+c₀,c_i∈GF(2)

C′(x)=C(x)mod(p(x))

其中p(x)是域GF(2^m)上的本原多项式

这里考虑使用小次数多次乘法来代替高次乘法。比如14位的乘法器，直接进行计算他的资源消耗是14*14的数量级，实际计算得到14位乘法器使用的与门数量是14*14=196个，使用的异或门个数是13*13+64=233个，如果使用三个7位的乘法器来实现，那么数量级是7*7*3。实际实现时使用的与门数是7*7*3=147，使用的异或门个数是6*6*3+6*4+64=196。

下面为实现的理论依据：

把14位的数据变成高7位和低7位两部分。

A=A_hx⁷+A_l和B=B_hx⁷+B_l

其中A_h和B_h是高7位，A_l和B_l是低7位。

$A\⊗B=(A_h{x}^7+A_l)\⊗(B_h{x}^7+B_l)$

$=(A_h\⊗B_h)\⊗x^{14}+(A_h\⊗B_l+A_l\⊗B_h)\⊗x^7+(A_l\⊗B_l)$

$=(A_h\⊗B_h)\⊗x^{14}+((A_h+B_l)\⊗(A_l+B_h)+A_h\⊗B_h+A_l\⊗B_l)\⊗x^7+(A_l\⊗B_l)$

从上述公式可以看到14位的乘法变成了7位的三个乘法实现，这样就优化了乘法器结构，减小了电路面积，使电路结构更加紧凑。

从上述的技术方案可以看出，本发明实施例公开的一种错误位置多项式求解方法及装置，相对于现有技术来说，可以实现的有益效果是：

1、本申请提供的方案，在现有技术的基础上，提供了一种低延时的错误位置多项式求解的IBM迭代电路。在电路的最长路径中插入了一个寄存器，将最长路径一分为二，关键路径长度缩短为T_乘法器+T_{加法器(t+1)}，这样就大大降低了迭代电路的关键路径延时，使之能够应用到高频数据传输中。

同时，在插入一级寄存器之后如果不做任何修改，完成一次迭代的时间需要多达4t个时钟周期，为了解决这个问题，本设计将迭代算法改进成t次，每轮输入2个伴随式的系数，使伴随式的系数按照一轮两拍的方式进入移位寄存器组，这样迭代计算时间能够继续维持在现有的2t个时钟周期不变。

本发明中IBM迭代计算仅需要2t个时钟周期，关键路径长度为T_乘法器+T_{加法器(+1)}，乘法器数量为2t+1个，均衡解决了面积和时序问题，具有较高的实用价值，不仅可用于高速光通信系统中，还可用于其它高速通信系统和信息处理领域。

2、本申请提供的方案，在现有技术的基础上，提供了一种面积紧凑型的错误位置多项式求解的IBM迭代电路。在迭代过程中，两个周期输入一轮伴随式的系数，每轮输入两个伴随式的系数，因此在该电路加入了选择器，用来分时复用有限域乘法器组，第一个周期选择伴随式输出寄存器组的输出作为有限域乘法器的乘数，第二个周期选择控制逻辑组的输出作为有限域乘法器的乘数，这样可以节省多达t+1个有限域乘法器，大大减少了电路中乘法器的数量，节省了电路面积。

以上对本申请所提供的一种错误位置多项式的求解方法及装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本文中，诸如“大于”或“超过”或“高于”或“小于”或“低于”等之类的关系描述，均可以理解为“大于且不等于”或“小于且不等于”，也可以理解为“大于等于”或“小于等于”，而不一定要求或者暗示必须为限定的或固有的一种情况。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

需要说明的是，以上所述仅仅是本申请技术方案的一部分优选具体实施方式，使本领域技术人员能够充分理解或实现本申请，而不是全部的实施例，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，基于以上实施例，对于本技术领域的普通技术人员来说，在不脱离本申请原理，不做出创造性劳动前提下，还可以做出多种显而易见的修改和润饰，通过这些修改和润饰所获得的所有其他实施例，都可以应用于本申请技术方案，这些都不影响本申请的实现，都应当属于本申请的保护范围。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种错误位置多项式求解方法，其特征在于，包括：

在每轮迭代的第一周期中输入奇数项伴随式的系数和偶数项伴随式的系数，计算下轮迭代所需的修正值；

在每轮迭代的第二周期中判断所述修正值是否为0，并根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量；

在每轮迭代的第二周期中根据所述修正值和本轮迭代所需的错误位置多项式的系数、本轮迭代所需的中间多项式的系数以及中间量，计算下轮迭代所需的错误位置多项式的系数。

2.根据权利要求1所述的方法，其特征在于，所述计算下轮迭代所需的修正值，具体包括：

对所述奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

对所述偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算；

对两组乘法运算的结果进行加法运算，得到下轮迭代所需的修正值。

3.根据权利要求1所述的方法，其特征在于，所述根据判断结果输出下轮迭代所需的中间多项式的系数以及中间量，具体包括：

若所述修正值为0，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出；

若所述修正值不为0，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

4.根据权利要求1所述的方法，其特征在于，所述计算下轮迭代所需的错误位置多项式的系数，具体包括：

对所述下轮迭代所需的修正值和所述本轮迭代所需的中间多项式的系数进行乘法运算；

对所述本轮迭代所需的错误位置多项式的系数和所述本轮迭代所需的中间量进行乘法运算；

对两组乘法运算的结果进行加法运算，得到下轮迭代所需的错误位置多项式的系数。

5.一种错误位置多项式求解装置，其特征在于，包括：

伴随式输出寄存器组、第一寄存器组、第二寄存器组、第三寄存器组、第一有限域乘法器组、第二有限域乘法器组、加法器，加法器组、控制逻辑组和选择器，其中：

所述伴随式输出寄存器组用于在每轮迭代的第一周期中输出本轮迭代所需的奇数项伴随式的系数和偶数项伴随式的系数；

所述第一寄存器组用于在每轮迭代的第一周期中输出本轮迭代所需的错误位置多项式的系数，并在每轮迭代的第二周期中保存本轮迭代更新的错误位置多项式的系数；

所述第一有限域乘法器组用于在每轮迭代的第一周期中对所述奇数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，对所述偶数项伴随式的系数和对应的本轮迭代所需的错误位置多项式的系数进行乘法运算，并在每轮迭代的第二周期中对所述本轮迭代所需的错误位置多项式的系数和本轮迭代所需的中间量进行乘法运算；

所述加法器用于在每轮迭代的第一周期中对所述第一有限域乘法器组在每轮迭代的第一周期中进行乘法运算后的结果进行加法运算，生成下轮迭代所需的修正值；

所述第二寄存器组用于在每轮迭代的第一周期中保存所述加法器生成的所述下轮迭代所需的修正值；

所述控制逻辑组用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断所述下轮迭代所需的修正值是否为0，若为0，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，若不为0，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出；

所述第三寄存器组用于在每轮迭代的第二周期中输出本轮迭代所需的中间多项式的系数和辅助计算的中间量，并保存下轮迭代所需的中间多项式的系数和辅助计算的中间量；

所述第二有限域乘法器组用于在每轮迭代的第二周期中对所述下轮迭代所需的修正值和所述中间多项式的系数进行乘法运算；

所述加法器组用于在每轮迭代的第二周期中对所述第一有限域乘法器组在每轮迭代的第二周期中进行乘法运算后的结果和所述第二有限域乘法器组在每轮迭代的第二周期中进行乘法运算后的结果进行加法运算，生成本轮迭代更新的所述错误位置多项式的系数；

所述选择器用于在每轮迭代的第一周期中选择所述伴随式输出寄存器组的输出，并在每轮迭代的第二周期中选择所述控制逻辑组的输出。

6.根据权利要求5所述的装置，其特征在于，所述伴随式输出寄存器组包括：

奇数项伴随式寄存器组、偶数项伴随式寄存器组和移位寄存器组，其中：

所述奇数项伴随式寄存器组用于输出奇数项伴随式的系数；

所述偶数项伴随式寄存器组用于输出偶数项伴随式的系数；

所述移位寄存器组用于接收所述奇数项伴随式的系数和所述偶数项伴随式的系数并进行移位输出。

7.根据权利要求5所述的装置，其特征在于，所述控制逻辑组包括：

第一控制逻辑和第二控制逻辑，其中：

所述第一控制逻辑用于判断迭代是否全部完成，且当判断出迭代未全部完成时在每轮迭代的第二周期中判断所述下轮迭代所需的修正值是否为0，且用于判断迭代是否全部完成；

所述第二控制逻辑用于在所述下轮迭代所需的修正值为0时，将所述本轮迭代所需的中间多项式的系数以及中间量分别作为下轮迭代所需的中间多项式的系数以及中间量输出，在所述下轮迭代所需的修正值不为0时，将所述本轮迭代所需的错误位置多项式的系数作为下轮迭代所需的中间多项式的系数输出，并将下轮迭代所需的修正值作为下轮迭代所需的中间量输出。

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