CN102668029A - 半导体基板、半导体器件及半导体基板的制造方法 - Google Patents

半导体基板、半导体器件及半导体基板的制造方法 Download PDF

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Abstract

本发明提供一种在单一的硅基板上使不同种类的半导体结晶层外延生长时，能够提高表面的平坦性，提高半导体器件的可靠性的半导体基板。该半导体基板其具有：在表面形成了第一凹部及第二凹部的硅结晶的基底基板、在第一凹部的内部形成且为露出状态的第一IVB族半导体结晶、在第二凹部的内部形成的第二IVB族半导体结晶、及形成在第二凹部的内部的第二IVB族半导体结晶上且处于露出状态的III-V族化合物半导体结晶。

Description

半导体基板、半导体器件及半导体基板的制造方法
【技术领域】
本发明涉及半导体基板、半导体器件及半导体基板的制造方法。
【背景技术】
专利文献1公开了一种具有在Si基板形成的GaAs层上结晶生长的GaAs/Ge的CMOS集成电路。在该CMOS集成电路中，GaAs势阱被N通道装置利用，Ge势阱被P通道装置利用。GaAs势阱及Ge势阱之间形成氧化物并被分离，在GaAs势阱及Ge势阱和Si之间形成GaAs的半绝缘性(未掺杂)层消除闭锁(latch-up)的可能性。
(专利文献1)日本特开2001-93987号公报
【发明内容】
发明所要解决的课题
如果在Si基板形成GaAs层，则起因于Si的晶格间距离与GaAs的晶格间距离之差，而在GaAs层内产生结晶缺陷。在具有结晶缺陷的GaAs层上使GaAs结晶及Ge结晶生长的话，则在该GaAs结晶及Ge结晶上也产生结晶缺陷。如果在GaAs结晶及Ge结晶上产生结晶缺陷则电子及空穴的移动度马上下降，所以难以使用该GaAs结晶及Ge结晶，构成高速转换的CMOS电路。
如果采用选择外延生长法在微小的区域形成半导体结晶层的话，根据本发明者们的研究清楚了能抑制结晶缺陷、污染物及微粒的发生。然而，如果通过选择外延生长形成半导体结晶层时，在形成半导体结晶层的区域和不形成的区域之间表面产生阶梯差。如果存在较大的阶梯差的话，能成为使跨过阶梯差被形成的配线等断线的主要原因，从而成为降低了半导体器件的可靠性的原因，所以需要减轻阶梯差的大小。
解决课题的手段
为了解决上述课题，本发明的第一方式中提供半导体基板，其具有：表面具有形成了第一凹部及第二凹部的硅结晶的基底基板、形成在所述第一凹部的内部且被露出的第一IVB族半导体结晶、在第二凹部的内部形成的第二IVB族半导体结晶、在第二凹部的内部的第二IVB族半导体结晶上形成且被露出的III-V族化合物半导体结晶。在该半导体基板中，比如，第一IVB族半导体结晶是Si1-a1Gea1(0≤a1≤1)，且，第二IVB族半导体结晶是Si1-a2Gea2(0.6≤a2≤1)。第一IVB族半导体结晶及在第二IVB族半导体结晶中，可以a1≤a2。
在该半导体基板中，譬如，硅结晶、第一IVB族半导体结晶及III-V族化合物半导体结晶的各自表面实质上形成于同一个平面上。第一凹部的深度可以比第二凹部的深度浅。第一凹部和第二凹部，实际上形成为相同的深度，第二IVB族半导体结晶的厚度可以比第一IVB族半导体结晶的厚度薄。第二凹部的纵横尺寸比，譬如是
Figure BDA00001742078100021
以上。
该半导体基板，在第一凹部的侧壁和第一IVB族半导体结晶之间，还具有用于阻碍半导体结晶的生长的阻碍体。该半导体基板，在第二凹部的侧壁和第二IVB族半导体结晶及III-V族化合物半导体结晶之间，还可以具有阻碍半导体结晶的生长的阻碍体。该半导体基板，还可以具有硅结晶中的与形成有第一凹部及第二凹部的区域不同的区域上形成的第三IVB族半导体结晶。第三IVB族半导体结晶，譬如是Si1-bGeb(0≤b≤1)。III-V族化合物半导体结晶，譬如是AlxInyGa1-x-yAszP1-z(0≤x≤1，0≤y≤1，0≤x+y≤1，0≤z≤1)。
在本发明的第二方式中，提供半导体基板，其包括：表面具有硅结晶的基底基板；在基底基板上形成，具有抵达硅结晶的第一开口、抵达硅结晶的第二开口及抵达硅结晶的第三开口，且阻碍半导体结晶的生长的阻碍体；形成于第一开口，且被露出的第一IVB族半导体结晶；形成于第二开口的第二IVB族半导体结晶；在第二IVB族半导体结晶上形成，且被露出的III-V族化合物半导体结晶；以及形成于第三开口的第三IVB族半导体结晶。在该半导体基板中，比如，第一IVB族半导体结晶是Si1-a1Gea1(0≤a1≤1)，且第二IVB族半导体结晶是Si1-a2Gea2(0.6≤a2≤1)。
在该半导体基板中，第三IVB族半导体结晶、第一IVB族半导体结晶及III-V族化合物半导体结晶的各自表面，譬如，实质上形成同一个平面上。在该半导体基板中，第二IVB族半导体结晶的厚度可以比第一IVB族半导体结晶的厚度薄。
在本发明的第三方式中，提供半导体器件，其具有电子元件，所述电子元件具有：上述的半导体基板中的硅结晶、第一IVB族半导体结晶、第二IVB族半导体结晶及III-V族化合物半导体结晶中的任一半导体结晶；以及在半导体结晶或形成在半导体结晶上的半导体层上形成的电极。
在本发明的第4方式中，提供半导体基板的制造方法，包括在表面有硅结晶的基底基板的硅结晶上形成第一凹部及第二凹部的步骤；在第一凹部的内部形成第一IVB族半导体结晶的步骤；在第二凹部的内部形成第二IVB族半导体结晶的步骤；以及在第二凹部的内部的第二IVB族半导体结晶上形成III-V族化合物半导体结晶的步骤，其中露出上述第一IVB族半导体结晶及上述III-V族化合物半导体结晶。在该制造方法中，制造譬如，第一IVB族半导体结晶是Si1-a1Gea1(0≤a1≤1)，且第二IVB族半导体结晶是Si1-a2Gea2(0.6≤a2≤1)的半导体基板。
在该制造方法中，在形成了第一凹部及第二凹部之后，形成第一IVB族半导体结晶及第二IVB族半导体结晶之前，还具有在硅结晶表面以及第一凹部及第二凹部的侧壁，形成阻碍半导体结晶生长的阻碍体的步骤；在形成第一IVB族半导体结晶及第二IVB族半导体结晶的步骤中，可以通过选择性MOCVD法形成第一IVB族半导体结晶及第二IVB族半导体结晶。在该制造方法中，还具有形成覆盖在第一凹部形成的第一IVB族半导体结晶的表面，且阻碍半导体结晶的生长的阻碍体的步骤；在形成III-V族化合物半导体结晶的步骤中，也可以通过选择性MOCVD法形成III-V族化合物半导体结晶。
在本发明的第5方式中，提供半导体基板的制造方法，包括在表面具有硅结晶的基底基板上形成阻碍半导体结晶的生长的阻碍体的步骤；在所述阻碍体，分别形成抵达所述硅结晶的第一开口，抵达所述硅结晶的第二开口及抵达所述硅结晶的第三开口的步骤；在第一开口内部形成第一IVB族半导体结晶的步骤；在第二开口内部形成第二IVB族半导体结晶的步骤；在第二开口内部的第二IVB族半导体结晶上形成III-V族化合物半导体结晶的步骤；以及在第三开口内部使第三IVB族半导体结晶生长的步骤；其中露出上述第一IVB族半导体结晶、上述III-V族化合物半导体结晶及上述第三IVB族半导体结晶。
在该制造方法中，譬如，制造第一IVB族半导体结晶是Si1-a1Gea1(0≤a1≤1)，且第二IVB族半导体结晶为Si1-a2Gea2(0.6≤a2≤1)的半导体基板。第三IVB族半导体结晶，譬如是Si1-bGeb(0≤b≤1)。
【附图说明】
【图1A】表示半导体基板100的剖面例。
【图1B】表示在半导体基板100制造过程中的剖面例。
【图1C】表示在半导体基板100制造过程中的剖面例。
【图1D】表示在半导体基板100制造过程中的剖面例。
【图1E】表示在半导体基板100制造过程中的剖面例。
【图1F】表示半导体基板500的剖面例。
【图2】表示半导体基板200的剖面例。
【图3】表示半导体基板300的剖面例。
【图4A】表示半导体基板400的剖面例。
【图4B】表示在半导体基板400制造过程中的剖面例。
【图4C】表示在半导体基板400制造过程中的剖面例。
【图4D】表示在半导体基板400制造过程中的剖面例。
【具体实施方式】
以下，通过发明的实施方式说明本发明。图1A，表示半导体基板100的剖面的例子。图1B至图1E，表示在半导体基板100制造过程中的剖面例。半导体基板100包括基底基板102、第一IVB族半导体结晶108、第二IVB族半导体结晶110、III-V族化合物半导体结晶112以及阻碍体114。在基底基板102上形成第一凹部104及第二凹部106。
基底基板102，在表面具有硅结晶。作为在表面有硅结晶的基底基板102，可以例示：表面的附近为硅结晶的SOI(silison on insulator)基板、块(bulk)的整体为硅结晶的硅晶片。图1A，表示作为基底基板102使用了硅晶片的例子。
在第一凹部104内部形成第一IVB族半导体结晶108，在第二凹部106内部形成第二IVB族半导体结晶110。同时，在第二凹部106内部的第二IVB族半导体结晶110上面形成III-V族化合物半导体结晶112。作为III-V族化合物半导体结晶112，能列举出AlxInyGa1-x-yAszP1-z(0≤x≤1，0≤y≤1，0≤x+y≤1，0≤z≤1)。第一IVB族半导体结晶110及III-V族化合物半导体结晶112露出。
第一IVB族半导体结晶108，譬如是Si1-a1Gea1(0≤a1≤1)。第二IVB族半导体结晶110，譬如是Si1-a2Gea2(0＜a2≤1)。第一IVB族半导体结晶108，优选是Si1-a1Gea1(0.6≤a1≤1)。第二IVB族半导体结晶110，优选是Si1-a2Gea2(0.6≤a2≤1)。第一IVB族半导体结晶108及第二IVB族半导体结晶110，更优选Ge结晶。
第二IVB族半导体结晶110的Ge的比率，可以比在第一IVB族半导体结晶108中的Ge的比率更大。具体，在上述组成式中也可以是a1≤a2。该情况下，能够使第二IVB族半导体结晶110与III-V族化合物半导体结晶112晶格匹配的同时，优化在第一IVB族半导体结晶108中的载流子移动度。
通过使用半导体基板100，能够构成高性能的电子元件的半导体器件。具体，该电子元件，包括第一IVB族半导体结晶108、第二IVB族半导体结晶110及III-V族化合物半导体结晶112中的任一半导体结晶，和形成于该半导体结晶或该半导体结晶上形成的半导体层上的电极。该电子元件，也可以在第一IVB族半导体结晶108、第二IVB族半导体结晶110及在III-V族化合物半导体结晶112中的某个半导体结晶与该电极之间具有金属配线。
在作为第一IVB族半导体结晶108使用了Ge结晶的情况下，将Ge结晶使用于活性层的半导体元件，由于空穴移动度高，所以能形成高速动作的P通道型MOSFET。作为第二IVB族半导体结晶110使用了Ge结晶时，因为与使用了GaAs时的与III-V族化合物半导体结晶112晶格匹配，所以能够使结晶性好的III-V族化合物半导体结晶112生长。在结晶性好的III-V族化合物半导体结晶112中，因为能实现高度的电子移动度，所以能形成高速动作的N通道型MOSFET。通过形成高速动作的P通道型MOSFET和高速动作的N通道型MOSFET，能在半导体基板100上形成高性能CMOSFET。
半导体基板100，在第二IVB族半导体结晶110和III-V族化合物半导体结晶112之间，还可以具有第二IVB族半导体结晶110及与III-V族化合物半导体结晶112不同的组成的结晶。该结晶，譬如是II-VI族化合物半导体结晶。II-VI族化合物半导体结晶，譬如，是MgtZnuCd1-t-uSvSewTe1-v-w(0≤t≤1，0≤u≤1，0≤t+u≤1，0≤v≤1，0≤w≤1，0≤V+w≤1)。
在本实施方式涉及的半导体基板100中，如果在单一的硅基板上外延生长种类不同的半导体结晶层时，由于提高了表面的平坦性，所以能提高半导体器件的可靠性。具体，第一IVB族半导体结晶108被形成在第一凹部104内部，第二IVB族半导体结晶110及III-V族化合物半导体结晶112被形成在第二凹部106内部，所以能够降低第一IVB族半导体结晶108及III-V族化合物半导体结晶112从半导体基板100表面突出的量。其结果，能防止起因于基底基板102的硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112间的阶梯差的配线的断线。
如果基底基板102的硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面，实质上形成同一个平面上时，半导体结晶层不从半导体基板100表面突出，所以更为优选。要想将基底基板102的硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面，实质上形成在同一个平面上，则优选第一凹部104的深度比第二凹部106的深度更浅。
优选在第一凹部104侧壁和第一IVB族半导体结晶108之间形成阻碍体114。同时，第二凹部106的侧壁和第二IVB族半导体结晶110及III-V族化合物半导体结晶112之间，优选形成阻碍体114。阻碍体114阻碍半导体结晶的生长。
在没有将形成在第二凹部106上的第二IVB族半导体结晶110加热到600～900℃左右为止的情况下，譬如，优选第二凹部106具有
Figure BDA00001742078100061
以上的纵横尺寸比。更具体，在第二凹部106底面中的硅的面方位(100)或(110)的情况下，第二凹部106可以有1以上的纵横尺寸比。在第二凹部106底面的硅结晶的面方位是(111)的情况下，第二凹部106可以有
Figure BDA00001742078100071
Figure BDA00001742078100072
以上的纵横尺寸比。
如果在纵横尺寸比
Figure BDA00001742078100073
以上的第二凹部106内部形成第二IVB族半导体结晶110，则第二IVB族半导体结晶110中包含的缺陷，被终止在第二凹部106的壁面。其结果，降低了在第二凹部106壁面未被覆盖而露出的第二IVB族半导体结晶110表面的缺陷。即，当第二凹部106具有以上的纵横尺寸比时，即使不对在第二凹部106形成的第二IVB族半导体结晶110施于退火的状态，也能够将在第二凹部106中露出的第二IVB族半导体结晶110表面的缺陷密度降低到预定的容许范围内。其结果，在第二IVB族半导体结晶110上面生长的III-V族化合物半导体结晶112结晶性提高。
在这里，在本说明书中，所谓的“凹部的纵横尺寸比”，是指以“凹部的深度”除以“凹部的宽度”得到的值。譬如，根据电子信息通讯学会编辑“电子信息通讯手册第一分册”751页(1988年，欧姆公司发行)，纵横尺寸比的定义被记载为“蚀刻深度/图案宽度”。在本说明书中，也以同样的定义使用纵横尺寸比的用语。再者，“凹部的深度或凹部深度”是在基板上层叠了薄膜后的情况下，在层叠方向上的凹部的深度。“凹部的宽度或凹部宽度”是垂直于层叠方向上的凹部的宽度。在凹部的宽度不定的情况下，“凹部的宽度或凹部短度”是指凹部的最小的宽度。譬如，从层叠方向看的凹部的形状是长方形的情况下，“凹部的宽度或凹部的宽度”指长方形的短边的长度。
其次，说明半导体基板100制造方法。如图1B所示，在基底基板102的硅结晶上形成第一凹部104及第二凹部106。第一凹部104及第二凹部106，通过干蚀刻法或湿蚀刻法形成。干蚀刻法的加工精度，比湿蚀刻法的加工精度都高。相反，湿蚀刻法加工对硅结晶带来的损伤，比干蚀刻法加工对硅结晶带来的损伤小。因此，如果通过蚀刻形成第一凹部104及第二凹部106的时候，优选首先进行加工精度好的干蚀刻，其次进行对硅结晶带来的损伤小的湿蚀刻。通过以该次序进行蚀刻，进一步提高第一凹部104及第二凹部106的内部生长的半导体结晶的质量。
其次，如图1C所示，在第一凹部104及第二凹部106的侧壁形成阻碍体114，在硅结晶表面形成阻碍体116。阻碍体114及阻碍体116阻碍半导体结晶的生长。阻碍体114，譬如是氮化硅。阻碍体116，譬如是氧化硅。
其次，如图1D所示，在第一凹部104内部形成第一IVB族半导体结晶108，在第二凹部106内部形成第二IVB族半导体结晶110。第一IVB族半导体结晶108及第二IVB族半导体结晶110，通过选择性MOCVD法形成。在第一IVB族半导体结晶108组成和第二IVB族半导体结晶110的组成为不同的组成时，通过第一步骤的MOCVD法，在第一凹部104内部使第一IVB族半导体结晶108生长之后，通过第二步骤的MOCVD法，在第二凹部106的内部使第二IVB族半导体结晶110生长。
其次，如图1E所示，形成用于覆盖在第一凹部104形成的第一IVB族半导体结晶108的表面的阻碍体118。此后，在第二凹部106内部的第二IVB族半导体结晶110上面形成III-V族化合物半导体结晶112。III-V族化合物半导体结晶112，通过选择性MOCVD法形成。通过蚀刻法除去阻碍体116及阻碍体118，得以制造半导体基板100。III-V族化合物半导体结晶112从基底基板102的表面突出时，也可以通过蚀刻法除去从基底基板102表面突出的III-V族化合物半导体结晶112。
根据CMP法，可以除去阻碍体116及阻碍体118，以及从基底基板102表面突出的III-V族化合物半导体结晶112。可以在通过蚀刻法除去了阻碍体116及阻碍体118之后，通过CMP法，除去从基底基板102表面突出的III-V族化合物半导体结晶112。通过除去从基底基板102表面突出去的III-V族化合物半导体结晶112，基底基板102具有的硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面形成同样的平面。
在III-V族化合物半导体结晶112的表面的位置比基底基板102表面的位置还靠近第二IVB族半导体结晶110的位置时，通过用CMP法除去基底基板102具有的硅结晶及第一IVB族半导体结晶108一部分的区域，可以将该硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面形成在同一个平面上。
如以上所述，在半导体基板100中，基底基板102的硅结晶、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面实质上形成于同一个平面上，因为能降低阶梯差的尺寸，所以能防止配线等的断线。
图1F，表示其他的实施方式涉及的半导体基板500的剖面例。半导体基板500，在具有牺牲生长凹部502的点上与图1A所示的半导体基板100有差异。半导体基板500，在牺牲生长凹部502的内部，具有与第一IVB族半导体结晶108或第二IVB族半导体结晶110同时形成的IVB族半导体504，在IVB族半导体504上，具有与III-V族化合物半导体结晶112同时被形成的III-V族半导体506。也可以在牺牲生长凹部502的侧壁形成阻碍体114。
在使第一IVB族半导体结晶108、第二IVB族半导体结晶110及III-V族化合物半导体结晶112选择外延生长时，在牺牲生长凹部502的底面也同时吸附该半导体结晶的原料，形成半导体膜。作为在牺牲生长凹部502内部被形成的半导体膜的IVB族半导体504或III-V族半导体506，不需要具有与第一IVB族半导体结晶108或第二IVB族半导体结晶110、或是III-V族化合物半导体结晶112同等的结晶质量，可以是多结晶体或是非晶质体。
通过在基底基板102设置作为牺牲生长部的牺牲生长凹部502，能够以稳定的生长速度使第一IVB族半导体结晶108、第二IVB族半导体结晶110或III-V族化合物半导体结晶112外延生长。另外，根据在牺牲生长部生长的半导体膜的体积，能够容易地控制使之外延生长的半导体结晶的厚度。譬如，通过对图1A所示的半导体基板100追加牺牲生长凹部502，能够使得第一IVB族半导体结晶108、第二IVB族半导体结晶110或者III-V族化合物半导体结晶112的生长速度降到更小。其结果，在半导体基板500的设计及使用了半导体基板500的半导体器件的设计中的自由度变得大。
并且，因为半导体基板500具有牺牲生长凹部502，而使外延生长速度的控制变得容易，因此，更容易使第一IVB族半导体结晶108及III-V族化合物半导体结晶112的表面的高度与硅结晶表面的高度相等。其结果，不用通过蚀刻或CMP法除去第一IVB族半导体结晶108及III-V族化合物半导体结晶112，而能使半导体基板500的表面平坦性提高。牺牲生长凹部502，因为在不形成电子元件的区域，所以也可以通过蚀刻法使表面平坦性提高。
再者，半导体基板500也可以不具在牺牲生长凹部502的侧壁形成的阻碍体114。当牺牲生长凹部502的侧壁没有阻碍体114的情况下，也可以在牺牲生长凹部502的侧壁吸附半导体结晶的原料，形成半导体膜。
图2表示有关其他的实施方式的半导体基板200的构成。如图2所示，半导体基板200在具有实质上形成同样深度的第一凹部104及第二凹部106这一点上与图1A表示的半导体基板100不同。在半导体基板200中，第二IVB族半导体结晶110的厚度比第一IVB族半导体结晶108的厚度薄。第一IVB族半导体结晶108的厚度，与第二IVB族半导体结晶110的厚度和III-V族化合物半导体结晶112的厚度合起来的厚度相等。
图3，表示其他的实施方式涉及的半导体基板300的构成。如图3所示，半导体基板300与图1A表示的半导体基板100不同的是：具有在基底基板102的表面的硅结晶中的，与形成第一凹部104及第二凹部106的区域不同的区域上形成的第三IVB族半导体结晶302的这一点。
作为形成第三IVB族半导体结晶302的方法，可以列举在表面具有硅结晶的基板上形成阻碍半导体结晶的生长的阻碍体304，在阻碍体304形成抵达硅结晶的开口，在该开口的内部通过选择性MOCVD法形成第三IVB族半导体结晶302的方法。作为第三IVB族半导体结晶302可以列举Si1-bGeb(0≤b≤1)。第三IVB族半导体结晶302，也可以是Si。形成把Si结晶作为活性层的Si器件，组合将Ge结晶作为活性层的元件及将GaAs系结晶作为活性层的元件，从而能够形成高性能的半导体电路。
图4A，表示其他的实施方式涉及的半导体基板400的剖面例。图4B至图4D，表示在半导体基板400制造过程中的剖面例。半导体基板400，具有基底基板102、阻碍体402、第一IVB族半导体结晶108、第二IVB族半导体结晶110、III-V族化合物半导体结晶112以及第三IVB族半导体结晶302。在半导体基板400中，省略了关于基底基板102、第一IVB族半导体结晶108、第二IVB族半导体结晶110、III-V族化合物半导体结晶112及第三IVB族半导体结晶302的说明，因为与图1A的相关说明相同。
阻碍体402形成在基底基板102上。阻碍体402阻碍半导体结晶的生长。阻碍体402，譬如是氧化硅(SiO2)。在阻碍体402上，分别形成抵达基底基板102硅结晶的第一开口404、抵达基底基板102硅结晶的第二开口406及抵达该硅结晶的第三开口408。第一IVB族半导体结晶108被形成在第一开口404内部，第二IVB族半导体结晶110被形成在第二开口406内部，III-V族化合物半导体结晶112被形成在第二开口406内部的第二IVB族半导体结晶110的上面，第三IVB族半导体结晶302被形成在第三开口408内部。
第三IVB族半导体结晶302、第一IVB族半导体结晶108及III-V族化合物半导体结晶112的各自表面优选实质上形成于同一个平面上。此时，第二IVB族半导体结晶110的厚度比第一IVB族半导体结晶108的厚度小。第一IVB族半导体结晶108厚度及第三IVB族半导体结晶302厚度，与第二IVB族半导体结晶110厚度和III-V族化合物半导体结晶112厚度合起来的厚度相等。
参照图4B到图4D，说明半导体基板400的制造方法。如图4B所示，在基底基板102上面形成阻碍体402。在阻碍体402上，形成抵达硅结晶的第一开口404、抵达硅结晶的第二开口406及抵达硅结晶的第三开口408。阻碍体402，譬如是氧化硅(SiO2)。阻碍体402，譬如采用CVD法形成。作为一个例子，第一开口404、第二开口406及第三开口408通过光刻法形成。
其次，如图4C所示，在第一开口404内部形成第一IVB族半导体结晶108，在第二开口406内部形成第二IVB族半导体结晶110。譬如通过MOCVD法或MBE法(分子束外延生长法)，能使第一IVB族半导体结晶108及第二IVB族半导体结晶110外延生长。在第一IVB族半导体结晶108的组成和第二IVB族半导体结晶110的组成设置成不同的组成时，在通过第一步骤的MOCVD法，使第一IVB族半导体结晶108在第一开口404内部生长之后，通过第二步骤的MOCVD法，使第二IVB族半导体结晶110在第二开口406内部生长。
继续，如图4D所示，在第二开口406的内部的第二IVB族半导体结晶110上面形成III-V族化合物半导体结晶112。此后，通过在第三开口408内部使第三IVB族半导体结晶302生长，能制造出半导体基板400。
再者，阻碍体402，也可以有与图1F所示的牺牲生长凹部502同等功能的牺牲生长开口。能够在该牺牲生长开口内部形成同时形成了第一IVB族半导体结晶108、第二IVB族半导体结晶110或III-V族化合物半导体结晶112的半导体。阻碍体402，因为具有牺牲生长开口，而使外延生长速度的控制变得容易，所以使第一IVB族半导体结晶108、第三IVB族半导体结晶302及III-V族化合物半导体结晶112的表面的高度与硅结晶表面的高度相等变得容易。其结果，不用通过蚀刻法或CMP法除去第一IVB族半导体结晶108，第三IVB族半导体结晶302及III-V族化合物半导体结晶112，而能够使之提高半导体基板500的表面平坦性。
以下，按照实施例详细说明本发明，不过，本发明不受这些实施例所限定。
【实施例1】
作为表面是硅结晶的基底基板102，准备硅晶片。通过基于光刻法的加工，在基底基板102的硅结晶上形成第一凹部(第一凹部104)及第二凹部(第二凹部106)。设各自的凹部的大小为20μm×20μm。设第二凹部的深度为3μm。设第一凹部的深度比第二凹部的深度浅为1μm。
通过CVD法在形成了第一凹部及第二凹部的基板上的整面形成氧化硅，来作为阻碍体114及阻碍体116。由此，在第一凹部、第二凹部的底面、侧面形成氧化硅。其次，通过基于光刻法的加工，在第一凹部及第二凹部的底部具有的氧化硅上形成多个露出硅结晶的开口。
把基底基板102配置在反应炉内部，作为第一IVB族半导体结晶108及第二IVB族半导体结晶110，分别在第一凹部及第二凹部上形成Ge结晶。通过CVD法，在第一凹部及第二凹部的开口内部选择性地形成Ge结晶。原料气体中使用锗烷，将反应炉内的压力设定为2.6kPa，把生长温度设定为600℃，以1μm的厚形成Ge结晶。其次，在反应炉中对Ge结晶进行退火。以800℃的温度，实行了时间为10分钟的退火之后，再以680℃的温度，10分钟的时间重复10次退火。
其次，通过CVD法，在基底基板102的全面形成作为阻碍体116的氧化硅。通过基于光刻法的加工，形成露出作为第二IVB族半导体结晶110的Ge结晶的开口。在露出的Ge结晶上，通过MOCVD法形成GaAs结晶作为III-V族化合物半导体结晶112。将三甲基镓及三氢化砷用于原料气体中使GaAs结晶生长。GaAs结晶，首先以550℃的生长温度生长GaAs结晶后，设生长温度为650℃，把反应炉内的压力设定为8.0kPa，把生长温度设定为650℃，以2μm的厚度形成。GaAs结晶，在第二凹部的开口内部，生长于Ge结晶的表面上。
其次，除去基板表面具有的氧化硅。通过以上的操作，制作作为基底基板102的硅结晶、第一IVB族半导体结晶108的Ge结晶及III-V族化合物半导体结晶112的GaAs结晶的各自表面形成在同一平面上的半导体基板。由此制得的所有结晶均为缺陷很少的良好的结晶。通过透射式电子显微镜观察这些结晶的剖面，能确认是缺陷少的良好的结晶。
【实施例2】
准备硅晶片作为表面是硅结晶的基底基板102。通过基于光刻法的加工，在基底基板102的硅结晶上形成第一凹部(第一凹部104)及第二凹部(第二凹部106)。设凹部的大小为20μm×20μm。设第一凹部及第二凹部的深度为同样的3μm。
通过CVD法在形成了第一凹部及第二凹部的基板上的整面形成氧化硅，来作为阻碍体114及阻碍体116。由此，在第一凹部、第二凹部的底面、侧面形成氧化硅。接着，通过基于光刻法的加工，在第一凹部及第二凹部的底部具有的阻碍体上形成多个露出硅结晶的开口。
基板配置在反应炉内部，作为第一IVB族半导体结晶108及第二IVB族半导体结晶110，分别在第一凹部及第二凹部上形成Ge结晶。通过CVD法，在第一凹部及第二凹部的开口内部选择性地形成Ge结晶。原料气体中使用锗烷，将反应炉内的压力设定为2.6kPa，把生长温度设定为600℃，以3μm的厚形成Ge结晶。其次，在反应炉中，退火处理Ge结晶。以800℃的温度，时间为10分钟实行了退火之后，再以680℃的温度，10分钟的时间重复10次退火。
在第一凹部选择性地形成的Ge结晶，作为第一IVB族半导体结晶108。在第二凹部选择性地形成的Ge结晶，通过光刻法，加工成比第一IVB族半导体结晶108的厚度更薄的1μm的厚度。厚度1μm的Ge结晶，作为第二IVB族半导体结晶110。
其次，作为阻碍体116，通过CVD法，在基板全面上形成氧化硅。通过基于光刻法的加工，形成用于露出作为第二IVB族半导体结晶层110的Ge结晶的开口。在露出的Ge结晶上，通过MOCVD法形成GaAs结晶层来作为III-V族化合物半导体结晶112。将三甲基镓及三氢化砷使用于原料气体使GaAs结晶生长。GaAs结晶，首先以550℃的生长温度生长GaAs结晶后，设生长温度为650℃，将反应炉内的压力设定为8.0kPa，把生长温度设定为650℃，以2μm的厚度形成。GaAs结晶，在开口的内部，在Ge结晶表面上生长。
其次，除去基板表面存在的氧化硅。通过以上的操作，制作基底基板102的硅结晶、第一IVB族半导体结晶108的Ge结晶及III-V族化合物半导体结晶112的GaAs结晶的各自表面形成在同一平面上的半导体基板。由此制作的所有的结晶均缺陷很少的良好的结晶。通过透射式电子显微镜观察这些结晶的剖面，得以确认是缺陷很少的良好的结晶。
【实施例3】
准备硅晶片作为表面是硅结晶的基底基板102。通过基于光刻法的加工，在基底基板102的硅结晶上形成第一凹部(第一凹部104)及第二凹部(第二凹部106)。凹部的大小为20μm×20μm。设第二凹部的深度为3μm。第一凹部的深度为比第二凹部的深度浅1μm。
通过CVD法在形成了第一凹部及第二凹部的基底基板上的整面以0.1μm的厚度形成氧化硅，来作为阻碍体114及阻碍体116。由此，氧化硅被形成在第一凹部、第二凹部的底面、侧面。其次，通过基于光刻法的加工，在第一凹部及第二凹部的底部具有的阻碍体上形成多个用于露出硅结晶的开口。
把基底基板102配置在反应炉内部，作为第一IVB族半导体结晶108及第二IVB族半导体结晶110，分别在第一凹部及第二凹部上形成Ge结晶。通过CVD法，在第一凹部及第二凹部的开口内部选择性地形成Ge结晶。Ge结晶，通过在原料气体中使用锗烷，将反应炉内的压力设定为2.6kPa，把生长温度设定为600℃，以1.1μm的厚度成膜。其次，在反应炉中，退火处理Ge结晶。以800℃的温度，时间为10分钟实行了退火之后，再以680℃的温度，10分钟的时间重复10次退火。
其次，通过CVD法，对基底基板102的全面以0.1μm的厚度形成氧化硅作为阻碍体116。通过基于光刻法的加工，形成用于露出作为第二IVB族半导体结晶110的Ge结晶层的开口。通过MOCVD法在露出的第二IVB族半导体结晶110的Ge结晶上，形成作为III-V族化合物半导体结晶112的GaAs结晶。使用三甲基镓及三氢化砷为原料气体使GaAs结晶生长。首先以550℃的生长温度使GaAs结晶生长后，设生长温度为650℃，将反应炉内的压力设定为8.0kPa，把生长温度设定为650℃，以2μm的厚度形成GaAs结晶。GaAs结晶，在开口内部，生长在Ge结晶表面上。
其次，通过CVD法形成氧化硅作为阻碍体304，通过基于光刻法的加工，使基板全面成为平坦的表面。使作为第一IVB族半导体结晶108的Ge结晶和作为III-V族化合物半导体结晶112的GaAs结晶上具有的氧化硅的厚度变成0.1μm，使硅结晶上具有的氧化硅的厚度变成0.2μm。
其次，为了形成作为第三IVB族半导体结晶302的硅结晶，在作为阻碍体304的氧化硅的一部分上形成抵达基底基板102的硅结晶的开口。在基底基板102的硅结晶露出的开口内部，通过CVD法形成作为第三IVB族半导体结晶302的硅结晶。该硅结晶，通过在原料气体中使用单硅烷，设定反应炉内的压力为1.3kPa，生长温度为750℃，以0.1μm的厚度形成。在作为阻碍体304的氧化硅上形成了的开口内部，在基底基板102的硅结晶表面上生长作为第三IVB族半导体结晶302的硅结晶。
接着，通过光刻法的加工，将位于基板表面的氧化硅只除去0.1μm的厚度，以使作为第一IVB族半导体结晶108的Ge结晶及作为III-V族化合物半导体结晶112的GaAs结晶露出。通过以上的操作，制作作为第一IVB族半导体结晶108的Ge结晶、作为第三IVB族半导体结晶302的硅结晶及作为III-V族化合物半导体结晶112的GaAs结晶的各自表面在同一平面上形成的半导体基板。由此制作的所有的结晶均缺陷很少的良好的结晶。通过透射式电子显微镜观察这些结晶的剖面，得以确认是缺陷很少的良好的结晶。
【实施例4】
准备硅晶片作为表面是硅结晶的基底基板102。基板上通过热氧化法在全面上以2μm的厚度形成氧化硅作为阻碍体402。通过基于光刻法的加工，在作为阻碍体402的氧化硅的一部分上形成多个抵达硅结晶的第一开口及第二开口。作为为了形成各开口的氧化硅的蚀刻法方法，可以列举：用干蚀刻法将氧化硅剩下0.1μm的厚度后，通过湿蚀刻法除去残余的0.1μm厚的氧化硅的方法。这样做，形成硅结晶露出的开口。开口的大小，为20μm×20μm。
把基底基板102配置在反应炉内部，分别在第一开口及对第二开口中形成Ge结晶。通过CVD法，选择性地在第一开口及第二开口内部形成Ge结晶。Ge结晶，原料气体中使用锗烷，将反应炉内的压力设定为2.6kPa，把生长温度设定为600℃，以2μm的厚度形成。其次，在反应炉中，退火处理Ge结晶。以800℃的温度，时间为10分钟实行了退火之后，再以680℃的温度，10分钟的时间重复10次退火。
在第一开口选择性地形成的Ge结晶，作为第一IVB族半导体结晶108。在第二开口选择性地形成的Ge结晶，通过光刻法加工成1μm的厚度。加工成1μm厚的Ge结晶，作为第二IVB族半导体结晶110。
接着，在基底基板102的全面上，以0.1μm的厚度，通过CVD法形成氧化硅作为阻碍体。通过基于光刻法的加工，形成露出作为第二IVB族半导体结晶110的Ge结晶的开口。在露出的Ge结晶上，通过MOCVD法形成GaAs结晶作为III-V族化合物半导体结晶112。使用三甲基镓及三氢化砷为原料气体使GaAs结晶生长。GaAs结晶，通过首先以550℃的生长温度生长后，以生长温度为650℃，反应炉内的压力为8.0kPa，把生长温度设定为650℃，以1μm的厚度形成。GaAs结晶，在开口内部，在Ge结晶的表面上生长。
其次，通过CVD法形成氧化硅作为阻碍体，通过基于光刻法的加工，使基底基板102的全面成为平坦的表面。使作为第一IVB族半导体结晶108的Ge结晶和作为III-V族化合物半导体结晶112的GaAs结晶上具有的氧化硅的厚度变成0.1μm，使硅结晶上具有的氧化硅的厚度变成2.1μm。
其次，为了形成作为第三IVB族半导体结晶302的硅结晶，在阻碍体的一部分上形成抵达硅晶片的硅结晶的第三开口。作为为了形成开口的氧化硅的蚀刻法方法，用干蚀刻法将氧化硅剩下0.1μm的厚度后，通过湿蚀刻法除去残余的0.1μm厚的氧化硅，形成使基底基板102的硅结晶露出的开口。
在露出了该硅结晶的第三开口内部，通过CVD法形成作为第三IVB族半导体结晶302的硅结晶。该硅结晶，通过在原料气体中使用单硅烷，设定反应炉内的压力为1.3kPa，生长温度为750℃，以2μm的厚度形成。作为第三IVB族半导体结晶302的硅结晶，在作为阻碍体402的氧化硅上形成的开口内部，在硅结晶表面上生长。
接着，通过光刻法的加工，将位于基板表面的氧化硅仅仅除去0.1μm的厚度，以使作为第一IVB族半导体结晶108的Ge结晶及作为III-V族化合物半导体结晶112的GaAs结晶露出。通过以上的操作，制作作为第一IVB族半导体结晶108的Ge结晶、作为第三IVB族半导体结晶302的硅结晶及作为III-V族化合物半导体结晶112的GaAs结晶的各自表面形成在同一平面上的半导体基板。由此制作的所有的结晶均缺陷很少的良好的结晶。通过透射式电子显微镜观察这些结晶的剖面，得以确认是缺陷很少的良好的结晶。
能够使用以上说明的半导体基板100、半导体基板200、半导体基板300、半导体基板400及半导体基板500中的，硅结晶、IVB族半导体结晶及III-V族化合物半导体结晶112中的任何一种半导体结晶，或在该半导体结晶上形成的半导体层，形成电子元件。作为电子元件，可以例示含PET或HBT的模拟放大器件，含PET或HBT的开关器件及数字IC，具有PN结的发光器件，包含PN结或肖特基连接的受光器件。并且，这些电子元件，能够在单一的硅基板上单片集成。
予以说明，对于权利要求、说明书以及附图中所示的装置、系统、程序以及方法中的动作、流程、工序以及步骤等各处理的执行顺序，只要未特别明示为“在...之前”、“比...先行”等，且只要未将前处理的输出用于后处理中，则可按任意顺序实现。关于权利要求、说明书以及图示中的动作流程，即使为方便起见而使用“首先”、“接着”等字样进行说明，但并非意味着必须按该顺序实施。
【符号的说明】
100半导体基板，102基底基板，104第一凹部，106第二凹部，108第一IVB族半导体结晶，110第二IVB族半导体结晶，112III-V族化合物半导体结晶，114阻碍体，116阻碍体，118阻碍体，200半导体基板，300半导体基板，302第三IVB族半导体结晶，304阻碍体，400半导体基板，402阻碍体，404第一开口，406第二开口，408第三开口，500半导体基板，502牺牲生长凹部，504IVB族半导体，506III-V族半导体。

Claims (24)

1.一种半导体基板，具有：
基底基板，在其表面具有形成了第一凹部及第二凹部的硅结晶；
第一IVB族半导体结晶，其形成在所述第一凹部的内部，且被露出；
第二IVB族半导体结晶，其形成在所述第二凹部的内部；以及
III-V族化合物半导体结晶，其形成在所述第二凹部的内部的所述第二IVB族半导体结晶上，且被露出。
2.根据权利要求1所述的半导体基板，
所述第一IVB族半导体结晶是Si1-a1Gea1，且所述第二IVB族半导体结晶是Si1-a2Gea2，其中，0≤a1≤1，0.6≤a2≤1。
3.根据权利要求2所述的半导体基板，
在所述第一IVB族半导体结晶及所述第二IVB族半导体结晶中，a1≤a2。
4.根据权利要求1所述的半导体基板，
所述硅结晶、所述第一IVB族半导体结晶及所述III-V族化合物半导体结晶的各自表面实质上形成于同一个平面上。
5.根据权利要求1所述的半导体基板，
所述第一凹部的深度比所述第二凹部的深度浅。
6.根据权利要求1所述的半导体基板，
所述第一凹部和所述第二凹部，实质上以相同的深度形成；
所述第二IVB族半导体结晶的厚度比所述第一IVB族半导体结晶的厚度薄。
7.根据权利要求1所述的半导体基板，
所述第二凹部的纵横尺寸比是
Figure FDA00001742078000011
以上。
8.根据权利要求1所述的半导体基板，
在所述第一凹部的侧壁与所述第一IVB族半导体结晶之间，还具有用于阻碍半导体结晶的生长的阻碍体。
9.根据权利要求1所述的半导体基板，
在所述第二凹部的侧壁与所述第二IVB族半导体结晶及所述III-V族化合物半导体结晶之间，还具有用于阻碍半导体结晶的生长的阻碍体。
10.根据权利要求1所述的半导体基板，
还具有在所述硅结晶中的与形成有所述第一凹部及所述第二凹部的区域不同的区域上形成的第三IVB族半导体结晶。
11.根据权利要求10所述的半导体基板，
所述第三IVB族半导体结晶是Si1-bGeb，其中，0≤b≤1。
12.根据权利要求1所述的半导体基板，
所述III-V族化合物半导体结晶是AlxInyGa1-x-yAszP1-z，其中，0≤x≤1，0≤y≤1，0≤x+y≤1，0≤z≤1。
13.一种半导体基板，具有：
在表面具有硅结晶的基底基板；
形成在所述基底基板上，具有抵达所述硅结晶的第一开口、抵达所述硅结晶的第二开口及抵达所述硅结晶的第三开口，且阻碍半导体结晶的生长的阻碍体；
形成在所述第一开口，且被露出的第一IVB族半导体结晶；
形成在所述第二开口的第二IVB族半导体结晶；
形成在所述第二IVB族半导体结晶上，且被露出的III-V族化合物半导体结晶；以及
形成在所述第三开口的第三IVB族半导体结晶。
14.根据权利要求13所述的半导体基板，其中，
所述第一IVB族半导体结晶是Si1-a1Gea1，且所述第二IVB族半导体结晶是Si1-a2Gea2，其中，0≤a1≤1，0.6≤a2≤1。
15.根据权利要求13所述的半导体基板，其中，
所述第三IVB族半导体结晶、所述第一IVB族半导体结晶及所述III-V族化合物半导体结晶的各自表面，实质上形成于同一个平面上。
16.根据权利要求13所述的半导体基板，
所述第二IVB族半导体结晶的厚度比所述第一IVB族半导体结晶的厚度薄。
17.一种半导体器件，其具有电子元件，所述电子元件具有：
权利要求1所述的所述半导体基板中的，所述硅结晶、所述第一IVB族半导体结晶、所述第二IVB族半导体结晶及所述III-V族化合物半导体结晶中的任一半导体结晶；以及
形成在所述半导体结晶或在所述半导体结晶上形成的半导体层上的电极。
18.一种半导体基板的制造方法，包括：
在表面具有硅结晶的基底基板的所述硅结晶上形成第一凹部及第二凹部的步骤；
在所述第一凹部的内部形成第一IVB族半导体结晶的步骤；
在所述第二凹部的内部形成第二IVB族半导体结晶的步骤；以及
在所述第二凹部的内部的所述第二IVB族半导体结晶上形成III-V族化合物半导体结晶的步骤，
其中，所述第一IVB族半导体结晶及所述III-V族化合物半导体结晶处于露出的状态。
19.根据权利要求18所述的半导体基板的制造方法，其中
所述第一IVB族半导体结晶是Si1-a1Gea1，且所述第二IVB族半导体结晶是Si1-a2Gea2，其中，0≤a1≤1，0.6≤a2≤1。
20.根据权利要求18所述的半导体基板的制造方法，
在形成所述第一凹部及所述第二凹部之后，在形成所述第一IVB族半导体结晶及所述第二IVB族半导体结晶之前，还具有在所述硅结晶表面及所述第一凹部及所述第二凹部的侧壁，形成阻碍半导体结晶的生长的阻碍体的步骤，
在形成所述第一IVB族半导体结晶及所述第二IVB族半导体结晶的步骤中，通过选择性MOCVD法形成所述第一IVB族半导体结晶及所述第二IVB族半导体结晶。
21.根据权利要求18所述的半导体基板的制造方法，还包括：
形成阻碍体的步骤，形成用于覆盖在所述第一凹部形成的所述第一IVB族半导体结晶的表面，且阻碍半导体结晶的生长的阻碍体；
在形成所述III-V族化合物半导体结晶的步骤中，通过选择性MOCVD法形成所述III-V族化合物半导体结晶。
22.一种半导体基板的制造方法，具有：
在表面具有硅结晶的基底基板上形成阻碍半导体结晶的生长的阻碍体的步骤；
在所述阻碍体，分别形成抵达所述硅结晶的第一开口、抵达所述硅结晶的第二开口及抵达所述硅结晶的第三开口的步骤；
在所述第一开口内部形成第一IVB族半导体结晶的步骤；
在所述第二开口内部形成第二IVB族半导体结晶的步骤；
在所述第二开口内部的所述第二IVB族半导体结晶上形成III-V族化合物半导体结晶的步骤；以及
在所述第三开口内部，使第三IVB族半导体结晶生长的步骤；
所述第一IVB族半导体结晶、所述III-V族化合物半导体结晶及所述第三IVB族半导体结晶被露出。
23.根据权利要求22所述的半导体基板的制造方法，其中，
所述第一IVB族半导体结晶是Si1-a1Gea1，且所述第二IVB族半导体结晶是Si1-a2Gea2，其中，0≤a1≤1，0.6≤a2≤1。
24.根据权利要求22所述的半导体基板的制造方法，其中，
所述第三IVB族半导体结晶是Si1-bGeb其中，0≤b≤1。
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