CN102663155A - 优化版图栅长的方法及其装置 - Google Patents

Abstract

一种优化版图栅长的方法，包括：根据集成电路设计版图的具有寄生参数的电路网表，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；根据标准单元中每个节点的当前延时时间和极限延时时间，获得各个节点对应的栅长调整长度；按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。通过极限延时时间确定各标准单元内各个节点允许的栅长的调整长度，这样在满足原电路时序的前提下，进一步延长栅长，从整个电路上降低器件的泄漏电流，并保证原有设计规则。

Description

优化版图栅长的方法及其装置

技术领域

本发明涉及集成电路设计自动化领域，更具体地说，涉及一种优化版图栅长的方法及其装置。

背景技术

在集成电路设计中，高性能、低功耗也已成为集成电路芯片设计追求的目标。对于CMOS集成电路，影响功耗的因素主要包括动态功耗和静态功耗，动态功耗来自于器件逻辑电平变化的动态电流引起的功耗，静态功耗来自于器件不工作时的静态泄漏电流，目前，随着器件的集成度不断提高，工艺节点的进入纳米时代，器件尺寸不断减小，引起器件泄漏电流的不断增加，集成电路芯片的静态功耗在总体功耗中占据了主要的地位。

而且，集成电路芯片功耗的上升会引起芯片温度的上升，而芯片温度的上升引起器件泄漏电流的指数式上升，进一步导致芯片功耗的上升，如此的循环作用给低功耗的集成电路设计提出了挑战。

目前，现有的低功耗设计技术主要是基于器件级别的电路设计或功能电路的设计，例如多阈值逻辑门和功率控制电路设计等，多阈值逻辑门的设计主要是在不同的应用上采用不同阈值的逻辑门器件，在确保电路性能得到满足的情况下，使器件的泄漏电流最小；对于功率控制电路的设计是通过功率控制电路将功能电路的电源受控，在电路不需要工作时，功率控制电路截断对应功能电路的电源，使其泄漏电流基本为零，从而实现低功耗。

然而，上述设计都是基于器件的电路设计来减小功耗，随着对功耗要求的进一步提高，需要更系统的方法进一步减小整体电路的功耗。

发明内容

本发明实施例提供一种优化版图栅长的方法及装置，通过微调设计版图栅长，减小器件的泄漏电流，降低整个电路的静态功耗。

为实现上述目的，本发明实施例提供了如下技术方案：

一种优化版图栅长的方法，集成电路设计版图内的栅沿同一方向设置，包括：

S1，根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

S2，根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度；

S3，按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

可选地，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间的步骤，包括：

通过对电路网表的瞬态仿真分析的结果进行计算，得到每个标准单元的各个节点的当前延时时间；

对电路网表进行仿真，依照各标准单元及标准单元的各个节点在信号流路径上的顺序，依次确定每个标准单元的各个节点的极限延时时间。

可选地，确定极限延时时间的方法为：采用固定步长、变步长或固定步长与变步长混合的方法调整延时时间，确定能确保集成电路设计能正常工作的最大延时时间为极限延时时间。

可选地，每个标准单元中各个节点对应的栅长的调整长度ΔL＝L×{SQRT[k×(t_{delay_limit}/t_{delay_now}-1)+1]-1}，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

可选地，每个标准单元中各个节点对应的栅长的调整长度为ΔL＝k×(t_{delay_limit}/t_{delay_now}-1)×L/2，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

可选地，所述步骤S3，包括：

S301，对每个标准单元内的图形进行调整，包括：按照标准单元中的各个节点对应的栅长的调整长度，将标准单元内的栅沿栅长方向增加相应的调整长度，并对该标准单元中的图形进行调整，保持标准单元中的图形之间的相对位置关系不变；

S302，对标准单元之间的布局进行调整；S303，对标准单元之间的互连线图形进行调整。

可选地，所述步骤S301具体包括：

将标准单元中的栅沿栅的第一侧增加对应的栅长的调整长度，并将栅沿栅长方向进行平移，使栅之间的间隔保持不变；以及，将接触孔进行平移，将扩散图形的垂直边沿栅长方向扩展及平移，将各互连线图形进行平移以及对沿栅长方向的互连线图形的进行长度的拉伸，以保持栅与接触孔图形、扩散图形及互连线图形的相对位置关系不变。

可选地，所述步骤S302具体包括：

将标准单元沿栅长方向进行平移，以保持标准单元之间的间隔不变。

可选地，所述步骤S303具体包括：

对各标准单元之间的互连线图形进行平移以及对沿栅长方向的互连线图形的长度进行拉伸，以保持标准单元中的引出管脚同标准单元中的栅的相对位置关系不变。

一种优化版图栅长的装置，包括：

延时时间获取单元，用于根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

栅长的调整长度获取单元，用于根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度；

版图调整单元，用于按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的的图形之间的相对位置关系不变。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的优化版图栅长的方法和装置，通过极限延时时间确定集成电路设计版图中各标准单元内各个节点允许的栅长的调整长度，这样在满足原电路时序的前提下，进一步延长栅长，从整个电路上降低器件的泄漏电流，并对版图内相应的图形沿栅长方向进行调整，从而不会违反原有的设计规则。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为本发明实施例的优化版图栅长的方法的流程图；

图2为根据本发明实施例的标准单元信号流向的示意图；

图3为根据本发明实施例的标准单元的平移过程示意图；

图4-7根据本发明不同实施例的互连线类型进行调整的示意图；

图8为根据本发明实施例的与标准单元连接的互连线的平移过程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

正如背景技术中的描述，在集成电路设计中，低功耗是目前芯片设计追求的目标，尤其是器件尺寸进一步减小后，泄漏电流引起的静态功耗在总体功耗中占据了主要的地位，而目前多是从器件设计或功能电路设计上来减小静态功耗的，而随着对功耗要求的进一步提高，需要更进一步的方法来减小整体电路的功耗。

栅长是器件的栅的尺寸，是整个集成电路设计中最重要的参数之一，本发明提出了一种优化集成电路设计版图栅长的方法，在集成电路设计版图的基础上，通过栅长的延长降低器件的泄漏电流，减小整体静态功耗，该优化版图栅长的方法包括：

根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应栅长的调整长度；

按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

其中，当前延时时间为该集成电路设计的等效电路中各节点的延时时间，极限延时时间为确保整个电路的时序能够正常工作情况下，该集成电路设计的等效电路中各节点的最大延时时间。

本发明的优化版图栅长的方法，通过每个标准单元的各个节点的当前延时时间和极限延时时间，得到每个标准单元中不同节点对应的栅长需要调整的长度，从而进行相应的栅长调整，这种方式的调整精确到了不同的节点，调整更为精准，而且基于极限延时时间，保证了该设计版图的电路的正常工作，进一步延长栅长，从整个电路上降低器件的泄漏电流，此外，栅长的调整对整个设计版图的布局影响小，通过对版图中的栅长及图形进行相应的平移或调整，即可保证原有的设计规则。

为了更好地理解本发明的技术方案和技术效果，以下将结合本发明的方法的流程图对具体的实施例进行详细的描述，在以下实施例中，集成电路设计版图中栅的设置是沿同一个方向设置的。

如图1所示，为根据本发明实施例的优化版图栅长的方法的流程图。

在步骤S101，根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间。

对于已经设计完成的集成电路设计版图，对其进行包含寄生参数的电路网表的提取，可以采用商业化的软件工具，如CADENCE公司的ASSURA、MENTOR公司的CALIBRE、SYNOPSYS公司的STAR-RC等对已经设计完成的集成电路设计版图提取出包含寄生参数的电路网表，也可采用内部寄生参数提取工具进行包含寄生参数在内的电路网表的提取。

在集成电路设计中，集成电路设计版图包括多个标准单元，各个标准单元通常对应不同的功能模块电路，这些标准单元对应的逻辑电路在信号流路上有一定的先后顺序，如图2所示。而对于每个标准单元，根据其对应电路的电流通路，其内有多个节点，本发明是基于标准单元内的不同节点的栅长进行调整的，也就是说，不同的标准单元及同一标准单元内的不同节点对应的栅长调整的长度不是基于同一长度调整的，而是基于各节点的电路参数做出相应调整的。

在本实施例中，可以通过以下步骤得到当前延时时间：

首先，根据具有寄生参数的电路网表进行电路的时序分析，例如，可以利用仿真工具进行瞬态仿真分析，并对瞬态仿真分析结果进行进一步的时序分析，得到各个标准单元内不同节点的等效寄生电容C和该寄生电容的等效导通电阻R，而后，根据等效寄生电容C和等效导通电阻R计算得到节点的当前延时时间t_{delay_now}＝RC。

在本实施例中，可以通过以下步骤得到极限延时时间：

在本实施例中，根据各标准单元在信号流路径上的顺序依次确定每个标准单元的各个节点的极限延时时间，极限延时时间为电路能够正常工作的最大延时时间。

如图2所示，为具有四个标准单元U1、U2、U3、U4的实施例，标准单元U1的输出信号接标准单元U2的输入、标准单元U2的输出信号接标准单元U3的输入、标准单元U3的输出信号接标准单元U4的输入，这些标准单元在信号流路径上的顺序为U1、U2、U3、U4，每个标准单元内的各个节点也有其信号流路径，根据信号流的路径上的顺序来确定各标准单元中各个节点的极限延时时间，先确定标准单元U1内各个节点的极限延时时间，然后根据标准单元U1内各节点的极限延时时间来确定标准单元U2内各个节点的极限延时时间，再根据标准单元U1和U2内各节点的极限延时时间来确定标准单元U3内各个节点的极限延时时间，最后根据标准单元U1、U2和U3内各节点的极限延时时间来确定标准单元U4内各个节点的极限延时时间，也就是说，信号流路径上标准单元内的某个节点的极限延时时间是基于该节点信号之前的节点极限延时时间来确定的。

对于每个标准单元的各个节点的极限延时时间t_{delay_limit}，可以通过固定步长或变步长的方法或两者混合的方法调整延时时间，然后以商业化的时序检查软件工具检查该延时时间下该标准单元能否确保整个电路的时序(上升和下降)正常，以得到一个是电路能够正常工作的最大延时时间，以此作为该标准单元的极限延时时间。

在步骤S102，根据每个节点的当前延时时间和该节点的极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度。

在本发明中，通过标准单元内节点的极限延时时间t_{delay_limit}和标准单元内节点的当前延时时间t_{delay_now}，来获得每个标准单元中各个节点对应的栅长的调整长度ΔL。

在本实施例中，通过以下计算公式来确定ΔL：

栅长变化引起的栅-漏寄生电容变化的近似公式：

ΔC_gd≈ΔL/L×C_gd    ①

栅长变化引起的栅-源寄生电容变化的近似公式：

ΔC_gs≈ΔL/L×C_gs    ②

在亚阈区栅长变化引起的等效电阻变化的近似公式：

ΔR_on≈ΔL/L×R_on    ③

根据公式①、②、③计算栅长变化引起的延时时间变化：

Δt_delay ≈t_{delay_now}×(1+ΔR_on/R_on)×(1+ΔC/C)-t_{delay_now}

＝t_{delay_now}×(1+ΔL/L)²-t_{delay_now}    ④

栅长增加加大延时时间，但使新的延迟时间应不超过t_{delay_limit}：

t_{delay_limit}-t_{delay_now}≥t_{delay_now}×(1+ΔL/L)²-t_{delay_now}⑤

为了留有设计裕量，令

k×(t_{delay_limit}-t_{delay_now})＝t_{delay_now}×(1+ΔL/L)²-t_{delay_now}    ⑥

其中，k的范围为0-1，优选地，k的取值范围为0.85-1。

将公式⑥整理后得到各个节点栅长需要的调整长度ΔL：

ΔL＝L×{SQRT[k×(t_{delay_limit}/t_{delay_now}-1)+1]-1}    ⑦

其中，k×(t_{delay_limit}/t_{delay_now}-1)是一个很小的接近于0的数值，因此，对栅长的调整长度ΔL公式⑦中平方根函数SQRT()以级数形式展开取一阶近似，可得到：

ΔL＝k×(t_{delay_limit}/t_{delay_now}-1)×L/2    ⑧

调整后的长度即为原来的栅长加上相应的ΔL。

可选地，ΔL的确定也可以通过随机优化和电路仿真相结合的方法来确定，虽然这比公式⑦计算耗时。

在步骤S103，按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

集成电路版图通常是按照标准单元进行设计的，也就是说，整个版图包括标准单元内的图形以及标准单元之间的互连线图形，以实现各标准单元的信号传递及相应的单元功能，集成电路版图的标准单元中设计有各层的图形，通常地，包括栅、扩散图形、接触孔图形、通孔以及互连线图形等。在本发明中，在对版图中的栅在栅长方向上增加相应的调整长度后，对版图内的栅以及除去栅之外的其他图形进行相应的调整，使栅之间的间隔以及栅与其他图形之间的相对位置关系保持不变。

在本实施例中，采用以标准单元为单位进行调整的，通过以下步骤来实现：

S1031，对每个标准单元内的图形进行调整；

S1032，对标准单元之间的布局进行调整；

S1033，对标准单元之间的互连线图形进行调整。

具体地，在步骤S1031中，将每个标准单元中各个节点内的栅沿栅长方向增加对应的栅长的调整长度，以及对标准单元内的图形进行调整，以保持该单元内的图形之间的位置关系不变。

通常地，标准单元中的图形包括栅、接触孔、扩散图形以及互连线图形等，对这些图形进行相应的调整，以在栅进行栅长增加后仍保持图形之间的相对位置关系不变。

本实施例中，是从栅的一侧进行栅长的增加，则，可以将接触孔图形沿栅长方向进行平移，将扩散图形的垂直边沿栅长方向扩展及平移，将各互连线图形进行平移以及对沿栅长方向的互连线图形的进行长度的拉伸，实现图形之间的相对位置关系不变的，以下将以具体的实施例进行详细的说明。此处仅是示例，还可以采用其他的方法来实现此处的调整，本发明并不限于此。

在本实施例中，以栅长方向为坐标轴的第一轴，设为X轴(水平方向)，沿第一轴递增方向，依次将栅沿栅的第一侧，如栅的右侧，增加相应的调整长度，并将该栅进行平移栅长的调整长度的一倍，使该栅与前一条栅的间隔距离保持不变。

更具体地，在本实施例中，所有栅长沿X轴方向设置，沿X轴坐标递增的方向上，对每条栅进行相应的调整，先将一条栅XG_i在栅的右侧增加该栅所在的标准单元节点对应的栅长的调整长度ΔL，同时，将该栅XG_i进行右平移，使其同前一条栅XG_i-1的间距不变，遍历所有的栅，从而使版图内需要调整的栅的栅长都增加相应的长度ΔL，并保持栅之间的间隔不变，在Y轴方向(X轴正交方向)上，并不进行调整，即栅的宽度不发生变化。同时，对于接触孔图形，将栅右侧的接触孔图形向右平移，使这些接触孔与这条栅的水平间隔保持不变，将栅上的接触孔图形向右平移栅调整长度的一半，使该接触孔图形仍在栅的中心线上，以保持接触孔图形与栅的相对位置关系不变；对于互连线图形，将栅右侧的垂直X轴的互连线图形平移栅调整长度的一倍，栅右侧的平行于X轴的互连线图形平移栅调整长度的一倍，对单元内与被调整栅栅宽方向及延长线有交叉的水平互连线图形，左端位置不变，右端向右水平拉伸栅调整长度的一倍；栅右侧的通孔图形平移栅调整长度的一倍；与本调整栅有重叠关系的栅右侧的扩散图形垂直边沿平移栅调整长度的一倍；栅右侧的保护环图形垂直边沿平移栅调整长度的一倍；从而，使被调整栅与其右侧的原有图形间隔距离保持不变，即相对位置关系不变。

至此，完成了本发明实施例的对标准单元内栅和其他图形的微调(栅长的增加和平移，其他图形的平移，以及必要的水平连线图形的拉伸)。

而后，进一步对标准单元之间的布局以及互连线进行微调，从而保证修改之后的版图上图形之间不会违反设计规则。

在步骤S1032中，在本实施例中，按行对每一行内标准单元的水平移动，本实施例中，行为沿X轴的排列方向，若一个标准单元因内部栅长调整了ΔXL，其右边所有标准单元均需要向右平移ΔXL，以保证行内标准单元之间的间隔距离保持不变。

在本发明中，栅长的调整可以只发生在部分标准单元内或者标准单元内的部分节点内，而非所有的栅都进行相同的调整，使调整更为精确和系统，更好地减小整体功耗，并保证电路的性能，调整仅发生在第一轴方向上，与第一轴正交的第二轴方向并不做调整，而且，由于栅长的几何尺寸增加很微小，与标准单元宽度相比一般在5％以内，故对集成电路的布局影响很小，无须改变标准单元的相对位置，仅仅是单元位置的微小平移，故现有数字集成电路的布局软件工具即可支持。

对于整个版图中标准单元的平移，具体到每一行的方法为：

1、设置初始的横向偏移量X_offset＝0；

2、对行内的标准单元U_i按其位置进行排序构成标准单元队列(U₁，U₂，U₃，...，U_n)，其对应的单元的宽度变化ΔXL分别为ΔXL₁，ΔXL₂，ΔXL₃，...，ΔXL_n；

3、按顺序遍历标准单元队列中的每一个标准单元：

a)更新单元U_i的左下角横坐标X_new＝X_old+X_offset

b)更新标准单元U_i横向偏移量X_offset＝X_offset+ΔXL_i

如图3所示，为一个实施例中的一行的标准单元的平移过程示意图，此实施例中，该行中包括单元U₁、U₂、U₃和U₄，其中标准单元U₁和U₃中的栅长进行了调整，其对应的标准单元宽度变化分别为ΔXL₁和ΔXL₃(标准单元宽度的变化为其内栅长宽度变化的累积)，U₂和U₄保持栅长不变，即ΔXL₂和ΔXL₄为零。其中，3a为标准单元原有的布局，图3b为标准单元栅长调整后标准单元的布局，单元U₁和U₃中的栅长发生了微调，其对应的单元宽度变化分别为ΔXL₁和ΔXL₃，图3c为栅长平移后标准单元的布局，U₁的左下角坐标未变，U₂的左下角坐标向右平移ΔXL₁，U₃的左下角坐标向右平移ΔXL₁，U₄的左下角坐标向右平移ΔXL₁+ΔXL₃。

在步骤S1033中，对各标准单元之间的互连线进行平移以及对沿栅长方向的互连线段的长度进行拉伸，以保持各互连线图形在标准单元中的引出管脚同标准单元中的栅的相对位置关系不变。

在本实施例中，以栅长方向为坐标轴的第一轴，沿第一轴递增方向，依次将垂直第一轴的互连线平移，以及依次将平行于第一轴的互连线的长度进行拉伸和平移，以保持各互连线的管脚同栅的相对位置关系不变。互连线有沿第一轴方向的，也有垂直第一轴方向的，对于沿第一轴方向的互连线，对其长度进行伸缩并进行平移，对垂直第一轴方向的互连线，对其进行平移，从而使保持各互连线的管脚同栅的相对位置关系不变，从而保证不会违反原有的设计规则。

更具体地，在本实施例中，栅长方向为X轴方向(水平方向)，针对部分标准单元内的栅长微调和布局微调后，与对应的标准单元行直接连接的互连线进行调整和平移，仅需关注与标准单元中的栅相连的几何图形的第一个垂直段和第一个水平段，即从标准单元的引出管脚连接处出发所经过的第一个垂直连线段和第一个水平连线段。按行对版图中的互连线的布线进行微调，主要过程为：

1、设置初始的横向偏移量X_offset＝0；

对行内的标准单元U_i按其位置进行排序构成标准单元队列(U₁，U₂，U₃，...，U_n)，其对应的单元的宽度变化ΔXL分别为ΔXL₁，ΔXL₂，ΔXL₃，...，ΔXL_n；

2、按顺序遍历标准单元队列中的每一个标准单元：

a)更新单元Ui的左下角横坐标X_new＝X_old+X_offset

b)按顺序遍历标准单元内的每一个管脚

1)、计算垂直线的水平偏移量：

XWire_offset＝X_offset+ΔXL_i

2)、计算第水平线的调整量，即水平伸缩量：

XLWIRE_delta＝X_offset+ΔXL_i

3)、对于先垂直再水平的物理连线，需要改变的是第一垂直物理连线段的几何图形和第一水平物理连线段的几何图形，如连线示意4图和5图所示。第一垂直物理连线段的几何图形需要水平平移XWIRE_offset，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta；

4)、对于先水平再垂直的物理连线需要改变的是第一水平物理连线段的几何图形，如连线示意6图和7图所示，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta。

3、更新下一个单元的水平偏移量：

X_offset＝X_offset+ΔXL_i

根据上述偏移量和伸缩量进行微调，从而实现栅上层的物理连线(互连线)的微调。

如图4所示，4A为互连线为先垂直再水平的物理连线的实施例，后续线段在第一垂直物理连线段和第一水平物理连线段的右侧，第一垂直物理连线段的几何图形需要水平平移XWIRE_offset，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta。其中图4B是因为行内标准单元的栅长发生微调，标准单元的引出管脚几何图形位置发生右平移，第一垂直物理连线段的几何图形向右水平平移，第一水平物理连线段的几何图形的左端向右缩短；图4C是因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生左平移，第一垂直物理连线段的几何图形向左水平平移，第一水平物理连线段的几何图形的左端向左伸长。

如图5所示，5A为互连线为先垂直再水平的物理连线的实施例，后续线段在第一垂直物理连线段和第一水平物理连线段的左侧，第一垂直物理连线段的几何图形需要水平平移XWIRE_offset，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta。其中图5B是因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生左平移，第一垂直物理连线段的几何图形向左水平平移，第一水平物理连线段的几何图形的右端向左缩短；图5C是因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生左平移，第一垂直物理连线段的几何图形向左水平平移，第一水平物理连线段的几何图形的右端向右伸长。

如图6所示，6A为互连线为先水平再垂直的物理连线的情形，后续线段在第一水平物理连线段的右侧，仅需调整第一水平物理连线段的几何图形的长度和位置坐标，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta，其左端坐标Xnew＝Xold+XWIRE_offset；图B中因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生右平移，第一水平物理连线段的几何图形的左端向右缩短；图C中是因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生左平移，第一水平物理连线段的几何图形的左端向左伸长。

如图7所示，7A为互连线为互连线为先水平再垂直的物理连线的实施例，后续线段在第一水平物理连线段的左侧，仅需调整第一水平物理连线段的几何图形的长度和位置坐标，第一水平物理连线段的几何图形需要在水平方向伸缩XLWIRE_delta，其右端坐标Xnew＝Xold+XWIRE_offset；图7B中因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生左平移，第一水平物理连线段的几何图形的右端向左缩短；图7C中是因为行内标准单元的栅长发生微调，单元的引出管脚几何图形位置发生右平移，第一水平物理连线段的几何图形的右端向右伸长。

上述互连线的实施例只是简单的连线图形，对于更复杂的情形可以分解为上述互连线的组合，从而利用这些简单连线图形的布线修改方法实现对复杂互连线的微调。

如图8所示，为一个具体的与标准单元的栅相连的标准单元之间的互连线图形的微调的示意图，其中，包括标准单元U1、U2、U3、U4，标准单元U1因为内部栅长调整，标准单元U1宽度变化了ΔXL₁，该标准单元引出管脚P₁相对单元左边沿向右平移ΔXLP₁，其中，标准单元的引出管脚是一个互连线图形，在标准单元内的栅图形微调之后，作为该标准单元标准单元的引出管脚的互连线图形会发生平移，这个平移量被记作该管脚的ΔXLP；标准单元U3因为内部栅长调整，标准单元U3宽度变化了ΔXL₃，引出管脚P₃相对单元左边沿向右平移ΔXLP₃，标准单元U2和U4的栅长没有调整。标准单元U1引出管脚P₁、U2引出管脚P₂、U3引出管脚P₃、U4引出管脚P₄，对应的物理连线第一垂直物理连线段分别右移ΔXLP₁、ΔXL₁、ΔXL₁+ΔXLP₃、ΔXL₁+ΔXL₃；第一水平物理连线段的左端分别向右缩短ΔXLP₁、ΔXL₁、ΔXL₁+ΔXLP₃、ΔXL₁+ΔXL₃。

至此，完成了本发明实施例的对标准单元内栅和其他图形的微调(栅长的增加和平移，其他图形的平移，以及必要的水平连线图形的拉伸)以及标准单元之间的布局微调以及标准单元之间互连线图形的调整，从而保证修改之后的版图上图形之间不会违反设计规则。

以上进行栅长增加以及版图内图形调整的方法仅为示例，本发明并不限于此，在其他实施例中，还可以采用其他合适的方法进行版图内图形的相应调整，对栅长进行增加并使其相对位置关系保持不变。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

此外，本发明还提供了一种实现上述方法的优化版图栅长的装置，包括：

延时时间获取单元，根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

栅长的调整长度获取单元，用于根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长调整长度；

栅长调整单元，用于按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种优化版图栅长的方法，集成电路设计版图内的栅沿同一方向设置，其特征在于，包括：

S1，根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

S2，根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度；

S3，按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的图形之间的相对位置关系不变。

2.根据权利要求1所述的方法，其特征在于，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间的步骤，包括：

通过对电路网表的瞬态仿真分析的结果进行计算，得到每个标准单元的各个节点的当前延时时间；

对电路网表进行仿真，依照各标准单元及标准单元的各个节点在信号流路径上的顺序，依次确定每个标准单元的各个节点的极限延时时间。

3.根据权利要求2所述的方法，其特征在于，确定极限延时时间的方法为：采用固定步长、变步长或固定步长与变步长混合的方法调整延时时间，确定能确保集成电路设计能正常工作的最大延时时间为极限延时时间。

4.根据权利要求1-3中任一项所述的方法，其特征在于，每个标准单元中各个节点对应的栅长的调整长度ΔL＝L×{SQRT[k×(t_{delay_limit}/t_{delay_now}-1)+1]-1}，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

5.根据权利要求1-3中任一项所述的方法，其特征在于，每个标准单元中各个节点对应的栅长的调整长度为ΔL＝k×(t_{delay_limit}/t_{delay_now}-1)×L/2，其中，L为集成电路设计版图中的栅长，t_{delay_now}为每个标准单元中各个节点的当前延时时间，t_{delay_limit}为每个标准单元的极限延时时间，k为设计裕量，k不大于1。

6.根据权利要求1所述的方法，集成电路版图中的图形包括标准单元内的图形以及标准单元之间的互连线图形，其特征在于，所述步骤S3，包括：

S301，对每个标准单元内的图形进行调整，包括：按照标准单元中的各个节点对应的栅长的调整长度，将标准单元内的栅沿栅长方向增加相应的调整长度，并对该标准单元中的图形进行调整，保持标准单元中的图形之间的相对位置关系不变；

S302，对标准单元之间的布局进行调整；

S303，对标准单元之间的互连线图形进行调整。

7.根据权利要求6所述的方法，其特征在于，所述步骤S301具体包括：

将标准单元中的栅沿栅的第一侧增加对应的栅长的调整长度，并将栅沿栅长方向进行平移，使栅之间的间隔保持不变；以及，将接触孔进行平移，将扩散图形的垂直边沿栅长方向扩展及平移，将各互连线图形进行平移以及对沿栅长方向的互连线图形的进行长度的拉伸，以保持栅与接触孔图形、扩散图形及互连线图形的相对位置关系不变。

8.根据权利要求6所述的方法，其特征在于，所述步骤S302具体包括：

将标准单元沿栅长方向进行平移，以保持标准单元之间的间隔不变。

9.根据权利要求6所述的方法，其特征在于，所述步骤S303具体包括：

对各标准单元之间的互连线图形进行平移以及对沿栅长方向的互连线图形的长度进行拉伸，以保持标准单元中的引出管脚同标准单元中的栅的相对位置关系不变。

10.一种优化版图栅长的装置，其特征在于，包括：

延时时间获取单元，用于根据集成电路设计版图的具有寄生参数的电路网表的仿真结果，获得集成电路设计版图中每个标准单元的各个节点的当前延时时间和极限延时时间；

栅长的调整长度获取单元，用于根据标准单元中每个节点的当前延时时间和极限延时时间，获得每个标准单元中各个节点对应的栅长的调整长度；

版图调整单元，用于按照每个标准单元中各个节点对应的栅长的调整长度，将集成电路设计版图中的栅沿栅长方向增加相应的调整长度，并对集成电路版图中的图形进行相应调整，以保持集成电路版图中的的图形之间的相对位置关系不变。

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