CN102655414A - 一种格雷码编码的并行设计电路 - Google Patents
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Abstract
本发明提供一种格雷码编码的并行设计电路，采用多个异或运算单元组合实现电路设计模式，多个异或运算单元同时进行异或运算并产生运算结果。整个设计电路由各组合电路构成，并行传输的数据能够同时完成运算并输出结果。通过本发明提供的电路解决方案，能够有效降低格雷码编码的并行电路设计芯片的面积，同时有效降低芯片功耗，满足应用需求。
Description
技术领域
本发明涉及一种格雷码编码设计电路，尤其涉及一种格雷码编码的并行设计电路。
背景技术
在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理。格雷码(Gray码)又叫循环二进制码或反射二进制码，它是一种无权码，采用绝对编码方式。典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式。
自然二进制码可以直接由数/模转换器转换成模拟信号。但在某些情况下，例如从十进制的3转换成4时二进制码的每一位都要变，使数字电路产生很大的尖峰电流脉冲。格雷码则没有这一缺点，它是一种数字排序系统，其中的所有相邻整数在它们的数字表示中只有一个数字不同。因此它在任意两个相邻的数之间转换时，只有一个数位发生变化，大大地减少了由一个状态到下一个状态时逻辑的混淆。另外由于最大数与最小数之间也仅一个数不同，故通常又叫格雷反射码或循环码。基于该特性，格雷码目前大量应用于数模转换以及异步FIFO等电路中。
传统的格雷码编码采用查表的方式来实现的，随着格雷码编码位宽的增加，其所带来的资源开销越来越大，严重影响到芯片设计的面积及功耗。为能有效降低芯片面积和功耗，本发明旨在提供一种并行设计方法，降低芯片面积和功耗同时能满足电路需求。
发明内容
本发明目的提供一种格雷码编码的并行设计电路，采用多个异或运算单元组合实现电路设计。通过本发明提供的电路解决方案，能够有效降低格雷码编码的并行电路设计芯片的面积，同时有效降低芯片功耗，满足应用需求。
一种格雷码编码的并行设计电路，由多个异或运算单元构成。异或运算单元用于进行异或运算，本发明提供的设计电路采用八个异或运算单元，输入位宽为8比特。
八个异或运算模单元采样外部输入的八位数据，同时进行异或运算并产生运算结果。整个设计电路由各组合电路构成，并行传输的数据能够同时完成运算并输出结果。
附图说明
图1本发明提供的格雷码编码的并行设计电路结构图
具体实施方案
以下结合附图对本发明提供的格雷码编码的并行设计电路进行详细的描述。
图1给出了格雷码编码的并行设计电路的基本结构图。如图1中所示，八个异或运算单元XOR分别为异或XORO、异或XOR1、异或XOR2、异或XOR3、异或XOR4、异或XOR5、异或XOR6以及异或XOR7。由八个异或XOR运算单元采样外部输入的八位数据，同时进行异或运算并产生运算结果。
把外部输入的并行数据din[7:0]分别按位输入到不同的异或XOR单元。其中，din[0]表示din[7:0]中的第1位数据，din[1]表示din[7:0]中的第2位数据，din[2]表示din[7:0]中的第3位数据，din[3]表示din[7:0]中的第4位数据，din[4]表示din[7:0]中的第5位数据，din[5]表示din[7:0]中的第6位数据，din[6]表示din[7:0]中的第7位数据，din[7]表示din[7:0]中的第8位数据。通过与后一位输入数据进行异或运算，产生出当前这一位的输出结果，并通过dout[7:0]输出。其中，dout[0]表示dout[7:0]中的第1位数据，dout[1]表示dout[7:0]中的第2位数据，dout[2]表示dout[7:0]中的第3位数据，dout[3]表示dout[7:0]中的第4位数据，dout[4]表示dout[7:0]中的第5位数据，dout[5]表示dout[7:0]中的第6位数据，dout[6]表示dout[7:0]中的第7位数据，dout[7]表示dout[7:0]中的第8位数据。
Claims (4)
1.一种格雷码编码的并行设计电路，其特征在于所述电路由异或运算单元组合构成。
2.如权利要求1所述的一种格雷码编码的并行设计电路，其特征在于所述电路的异或运算单元为八个。
3.如权利要求1所述的一种格雷码编码的并行设计电路，其特征在于所述电路输入位宽为八比特。
4.如权利要求1所述的一种格雷码编码的并行设计电路，其特征在于所述八个异或运算单元采样外部输入的八位数据，同时进行异或运算产生运算结果。
Priority Applications (1)
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|---|---|---|---|
| CN2011100523674A CN102655414A (zh) | 2011-03-04 | 2011-03-04 | 一种格雷码编码的并行设计电路 |
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Publications (1)
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Family
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Family Applications (1)
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| CN2011100523674A Pending CN102655414A (zh) | 2011-03-04 | 2011-03-04 | 一种格雷码编码的并行设计电路 |
Country Status (1)
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Cited By (1)
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|---|---|---|---|---|
| CN107038726A (zh) * | 2017-04-07 | 2017-08-11 | 武汉科技大学 | 一种格雷码编码的3d特征描述子简化方法 |
Citations (1)
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|---|---|---|---|---|
| CN101232367A (zh) * | 2008-01-23 | 2008-07-30 | 黑龙江大学 | 混沌函数的无乘除混沌加/解密方法及其电路 |
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2011
- 2011-03-04 CN CN2011100523674A patent/CN102655414A/zh active Pending
Patent Citations (1)
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| CN101232367A (zh) * | 2008-01-23 | 2008-07-30 | 黑龙江大学 | 混沌函数的无乘除混沌加/解密方法及其电路 |
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| CN107038726A (zh) * | 2017-04-07 | 2017-08-11 | 武汉科技大学 | 一种格雷码编码的3d特征描述子简化方法 |
| CN107038726B (zh) * | 2017-04-07 | 2020-07-31 | 武汉科技大学 | 一种格雷码编码的3d特征描述子简化方法 |
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Application publication date: 20120905 |