CN103297063B - 格雷码转李氏制约竞争计数编码的码制转换电路 - Google Patents
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Abstract
本发明公开了一种格雷码转李氏制约竞争计数编码的码制转换电路，包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，其中：4位输入寄存器在时钟上升沿将4位格雷码编码数据采集并保存，译码组合逻辑将4位输入寄存器保存的4位格雷码编码数据转成4位李氏竞争计数码编码数据，4位输出寄存器在下一个时钟上升沿采集译码组合逻辑生成的4位李氏竞争计数码编码数据，并放置到输出端口。本发明所设计的格雷码转李氏制约竞争计数编码的码制转换电路具有结构简单、工作频率高的两个特点，在实际应用中能增强编码的纠错能力。
Description
技术领域
本发明涉及码制转换电路，特别是一种格雷码转李氏制约竞争计数编码的码制转换电路。
背景技术
目前，格雷码广泛应用于数字电路领域。格雷码相邻编码数据只有一位电平不同，这种编码方式能有效地避免数字集成电路设计中组合电路的竞争与冒险现象。但是采用格雷码编码的数据，从高位到低位，每一位在一个计数周期内都跳变多次，没有明显特征，如表一所示。因此当后续电路模块采集格雷码编码数据连续发生两次错误时，不容易纠错。
李氏制约竞争计数码不仅拥有格雷码相邻编码数据只有一位电平不同的特征，还有两个独有特征。其一是，最低位的电平在一个周期内只跳变一次，如表一所示在1到8的计数期间，最低位一直为1；其二是，在一个计数周期内李氏制约竞争计数码的第三位L2{0000,0111,1111,1000}是由第一位L0{0111,1111,1000,0000}序列右移四位所得，第四位L3与第二位L1之间也有同样关系。这两个特征，使得李氏编码的纠错能力强于格雷码，同时也使得李氏编码的发生电路更为复杂，李氏编码的发生电路需要有初始化序列预置电路。
表1
| 16进制数 | 李氏编码 | 格雷码 |
| L3L2L1L0 | G3G2G1G0 | |
| 0 | 0000 | 0000 |
| 1 | 0001 | 0001 |
| 2 | 1001 | 0011 |
| 3 | 1011 | 0010 |
| 4 | 0011 | 0110 |
| 5 | 0111 | 0111 |
| 6 | 0101 | 0101 |
| 7 | 1101 | 0100 |
| 8 | 1111 | 1100 |
| 9 | 1110 | 1101 |
| A | 0110 | 1111 |
| B | 0100 | 1110 |
| C | 1100 | 1010 |
| D | 1000 | 1011 |
| E | 1010 | 1001 |
| F | 0010 | 1000 |
在数字集成电路设计中应用格雷码转李氏竞争计数编码的码制电路，集合了两者的优点，不紧编码纠错能力强，计数电路的结构也相对简单。目前还没有出现用于格雷码转换为李氏编码的专利技术。
发明内容
本发明所要解决的技术问题是提供一种能够将输入的4位格雷码编码数据同步转换成4位李氏竞争计数码编码数据，且带有复位清零端的格雷码转李氏制约竞争计数编码的码制转换电路。
本发明为解决上述技术问题采用以下技术方案：本发明设计了一种格雷码转李氏制约竞争计数编码的码制转换电路，包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，所述4位输入寄存器和4位输出寄存器分别由一个4位D触发器构成，其中：
所述4位输入寄存器在时钟上升沿采集并保存4位格雷码编码数据，并将采集到的4位格雷码编码数据传输至译码组合逻辑电路，所述译码组合逻辑电路在一个时钟周期内将接收到的4位格雷码编码数据转换成4位李氏竞争计数码编码数据，并传输至4位输出寄存器；
所述4位输出寄存器在时钟上升沿采集并保存译码组合逻辑电路转换后的4位李氏竞争计数码编码数据，并将采集到的4位李氏竞争计数码编码数据传输至输出端口，同时在复位控制信号有效时将输出端口数据清零。
作为本发明的一种优化结构：所述译码组合逻辑电路包括7个两输入与门、7个三输入与门、2个三输入或门和2个四输入或门，其中：
所述4位李氏竞争计数码编码数据的码位由第一位至第四位依次升高，所述4位格雷码编码数据的码位由第一位至第四位依次升高；
所述第一四输入或门的输出端、第一三输入或门的输出端、第二四输入或门的输出端和第二三输入或门的输出端分别用于输出4位李氏竞争计数码编码数据的第一至第四位；
所述第一四输入或门的4个输入端分别连接第一两输入与门、第二两输入与门、第三两输入与门和第一三输入与门的输出端；
所述第一三输入或门的3个输入端分别连接第二三输入与门、第四两输入与门和第三三输入与门的输出端；
所述第二四输入或门的4个输入端分别连接第五两输入与门、第六两输入与门、第四三输入与门和第五三输入与门的输出端；
所述第二三输入或门的3个输入端分别连接第七两输入与门、第六三输入与门和第七三输入与门的输出端；
所述第二两输入与门的第一输入端、第二三输入与门的第一输入端、第四三输入与门的第三输入端和第六三输入与门的第一输入端用于输入4位格雷码的第一位正向信号；所述第一三输入与门的的第一输入端、第三三输入与门的第一输入端、第五三输入与门的第一输入端和第七三输入与门的第一输入端用于输入4位格雷码的第一位反相信号；
所述第一两输入与门的第一输入端、第二三输入与门的第二输入端、第三三输入与门的第二输入端、第四三输入与门的第二输入端、第五三输入与门的第二输入端、第七两输入与门的第一输入端用于输入4位格雷码的第二位正向信号；所述第一三输入与门的第二输入端、第四两输入与门的第一输入端、第五两输入与门的第一输入端、第六三输入与门的第二输入端和第七三输入与门的第二输入端用于输入4位格雷码的第二位反相信号；
所述第三两输入与门的第一输入端、第一三输入与门的第三输入端、第二三输入与门的第三输入端、第五两输入与门的第二输入端、第六两输入与门的第一输入端、第四三输入与门的第一输入端和第七三输入与门的第三输入端用于输入4位格雷码的第三位正向信号；所述第七两输入与门的第二输入端用于输入4位格雷码的第三位反向信号；
所述第四两输入与门的第二输入端、第六两输入与门的第二输入端、第五三输入与门的第三输入端和第六三输入与门的第三输入端用于输入4位格雷码的第四位正向信号；所述第一两输入与门的第二输入端、第二两输入与门的第二输入端和第三两输入与门的第二输入端用于输入4位格雷码的第四位反向信号。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1.本发明中的译码电路只有两级逻辑层次，逻辑延迟很小，可在100MHz以上的频率工作；
2.本发明采用同步电路设计方法学，译码过程中出现的暂态不会出现在输出端影响下一级；
3.本发明中的输出端口具有异步复位清零功能。
附图说明
图1是本发明设计的格雷码转李氏制约竞争计数编码的码制转换电路的结构框架图；
图2是本发明设计的格雷码转李氏制约竞争计数编码的码制转换电路的接口时序图；
图3是本发明所设计码制转换电路中的译码组合逻辑电路门级电路图。
具体实施方式
下面结合附图对本发明的技术方案做进一步的详细说明：
如图1所示，本发明设计了一种格雷码转李氏制约竞争计数编码的码制转换电路，包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，所述4位输入寄存器和4位输出寄存器分别由一个4位D触发器构成，其中：
所述4位输入寄存器在时钟上升沿采集并保存4位格雷码编码数据，并将采集到的4位格雷码编码数据传输至译码组合逻辑电路，所述译码组合逻辑电路在一个时钟周期内将接收到的4位格雷码编码数据转换成4位李氏竞争计数码编码数据，并传输至4位输出寄存器；
所述4位输出寄存器在时钟上升沿采集并保存译码组合逻辑电路转换后的4位李氏竞争计数码编码数据，并将采集到的4位李氏竞争计数码编码数据传输至输出端口，同时在复位控制信号有效时将输出端口数据清零。
如图2所示，当复位信号rst_n为低电平时，输出端口复位为0000；当复位信号rst_n为高电平时复位无效，当前时钟输出端口的李氏竞争计数编码数据对应上一个时钟输入的格雷码编码数据，即码制转换电路在一个时钟周期内完成了码制转换功能。
如图3所示，所述译码组合逻辑电路包括7个两输入与门、7个三输入与门、2个三输入或门和2个四输入或门，其中：
所述4位李氏竞争计数码编码数据的码位由第一位至第四位依次升高，所述4位格雷码编码数据的码位由第一位至第四位依次升高；
所述第一四输入或门的输出端、第一三输入或门的输出端、第二四输入或门的输出端和第二三输入或门的输出端分别用于输出4位李氏竞争计数码编码数据的第一至第四位；
所述第一四输入或门的4个输入端分别连接第一两输入与门、第二两输入与门、第三两输入与门和第一三输入与门的输出端；
所述第一三输入或门的3个输入端分别连接第二三输入与门、第四两输入与门和第三三输入与门的输出端；
所述第二四输入或门的4个输入端分别连接第五两输入与门、第六两输入与门、第四三输入与门和第五三输入与门的输出端；
所述第二三输入或门的3个输入端分别连接第七两输入与门、第六三输入与门和第七三输入与门的输出端；
所述第二两输入与门的第一输入端、第二三输入与门的第一输入端、第四三输入与门的第三输入端和第六三输入与门的第一输入端用于输入4位格雷码的第一位正向信号；所述第一三输入与门的的第一输入端、第三三输入与门的第一输入端、第五三输入与门的第一输入端和第七三输入与门的第一输入端用于输入4位格雷码的第一位反相信号；
所述第一两输入与门的第一输入端、第二三输入与门的第二输入端、第三三输入与门的第二输入端、第四三输入与门的第二输入端、第五三输入与门的第二输入端、第七两输入与门的第一输入端用于输入4位格雷码的第二位正向信号；所述第一三输入与门的第二输入端、第四两输入与门的第一输入端、第五两输入与门的第一输入端、第六三输入与门的第二输入端和第七三输入与门的第二输入端用于输入4位格雷码的第二位反相信号；
所述第三两输入与门的第一输入端、第一三输入与门的第三输入端、第二三输入与门的第三输入端、第五两输入与门的第二输入端、第六两输入与门的第一输入端、第四三输入与门的第一输入端和第七三输入与门的第三输入端用于输入4位格雷码的第三位正向信号；所述第七两输入与门的第二输入端用于输入4位格雷码的第三位反向信号；
所述第四两输入与门的第二输入端、第六两输入与门的第二输入端、第五三输入与门的第三输入端和第六三输入与门的第三输入端用于输入4位格雷码的第四位正向信号；所述第一两输入与门的第二输入端、第二两输入与门的第二输入端和第三两输入与门的第二输入端用于输入4位格雷码的第四位反向信号。
从G3到G0是输入寄存器内存储的格雷码编码数据位，从L3到L0是译码生成的李氏编码数据位，连接到构成输出寄存器的4位D触发器输入端，逻辑关系式如下：
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。
Claims (1)
1.一种格雷码转李氏制约竞争计数编码的码制转换电路，其特征在于：包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，所述4位输入寄存器和4位输出寄存器分别由一个4位D触发器构成，其中：
所述4位输入寄存器在时钟上升沿采集并保存4位格雷码编码数据，并将采集到的4位格雷码编码数据传输至译码组合逻辑电路，所述译码组合逻辑电路在一个时钟周期内将接收到的4位格雷码编码数据转换成4位李氏竞争计数码编码数据，并传输至4位输出寄存器；
所述4位输出寄存器在时钟上升沿采集并保存译码组合逻辑电路转换后的4位李氏竞争计数码编码数据，并将采集到的4位李氏竞争计数码编码数据传输至输出端口，同时在复位控制信号有效时将输出端口数据清零；
所述译码组合逻辑电路包括7个两输入与门、7个三输入与门、2个三输入或门和2个四输入或门，其中：
所述4位李氏竞争计数码编码数据的码位由第一位至第四位依次升高，所述4位格雷码编码数据的码位由第一位至第四位依次升高；
所述第一四输入或门的输出端、第一三输入或门的输出端、第二四输入或门的输出端和第二三输入或门的输出端分别用于输出4位李氏竞争计数码编码数据的第一至第四位；
所述第一四输入或门的4个输入端分别连接第一两输入与门、第二两输入与门、第三两输入与门和第一三输入与门的输出端；
所述第一三输入或门的3个输入端分别连接第二三输入与门、第四两输入与门和第三三输入与门的输出端；
所述第二四输入或门的4个输入端分别连接第五两输入与门、第六两输入与门、第四三输入与门和第五三输入与门的输出端；
所述第二三输入或门的3个输入端分别连接第七两输入与门、第六三输入与门和第七三输入与门的输出端；
所述第二两输入与门的第一输入端、第二三输入与门的第一输入端、第四三输入与门的第三输入端和第六三输入与门的第一输入端用于输入4位格雷码的第一位正向信号；所述第一三输入与门的的第一输入端、第三三输入与门的第一输入端、第五三输入与门的第一输入端和第七三输入与门的第一输入端用于输入4位格雷码的第一位反相信号；
所述第一两输入与门的第一输入端、第二三输入与门的第二输入端、第三三输入与门的第二输入端、第四三输入与门的第二输入端、第五三输入与门的第二输入端、第七两输入与门的第一输入端用于输入4位格雷码的第二位正向信号；所述第一三输入与门的第二输入端、第四两输入与门的第一输入端、第五两输入与门的第一输入端、第六三输入与门的第二输入端和第七三输入与门的第二输入端用于输入4位格雷码的第二位反相信号；
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