CN103227632A - 基于李氏制约竞争计数编码的16选1数据选择电路 - Google Patents

Abstract

本发明公开一种基于李氏制约竞争计数编码的16选1数据选择器，包括8个非门、16个与门和5个或门，地址输入信号为A0、A1、A2和A3，各分别对应于一个非门，数据输入信号为D0,D1,D2……D15，输出为Y，即为D0,D1,D2……D15中的一个；本发明所设计的基于李氏制约竞争计数编码的16选1数据选择电路以李氏制约竞争计数编码为基础，作为数据选择输出的Y有规律可循，并且此种数据选择电路具有特征序列，能够提高信号传输的可靠性，与此同时还降低了数据选择的误码率。

Description

基于李氏制约竞争计数编码的16选1数据选择电路

技术领域

本发明属于数字逻辑电路领域，特别是指一种基于李氏制约竞争计数编码的16选1数据选择电路。

背景技术

在数字信号的传输过程中，有时需要从一组输入数据中选出某一个来，这时就需要用到一种称为数据选择器的逻辑电路。数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。

目前在数据选择器的设计领域，制约竞争计数码因其优势得到广泛的应用。目前常用的是格雷码，其码制与十进制数字的对应关系可参考表1：

表1

十进制数	格雷码
		0	0000
1	0001
		2	0011
3	0010
		4	0110
5	0111
		6	0101
7	0100
		8	1100
9	1101
		10	1111
11	1110
		12	1010

13	1011
		14	1001
15	1000

但是由于格雷码缺乏特征序列，没有规律可循，使用起来很不方便，而李氏制约竞争编码存在特征序列，提供一种反相移位方式的制约竞争计数编码电路，电路实现简单。

本发明提出一种异于现有数据选择器结构的电路，以李氏制约竞争编码为基础，本案由此产生。

发明内容

本发明所要解决的技术问题是提供一种能够提高信号传输可靠性，并降低了数据选择误码率的基于李氏制约竞争计数编码的16选1数据选择电路。

本发明为解决上述技术问题，所采用的技术方案是：本发明设计了一种基于李氏制约竞争计数编码的16选1数据选择电路，用于将4位李氏制约竞争计数编码作为4个地址输入信号使用，并在4个地址输入信号的控制下，从16路数据输入信号中选择1路数据输入信号作为输出信号；包括8个非门、16个五输入与门和5个四输入或门；

所述4位李氏制约竞争计数编码的码位由第一位至第四位依次升高，所述16路数据输入信号的码位由第一位至第十六位依次升高；

所述16路数据输入信号从低位到高位依次连接第一至第十六五输入与门的第一输入端；

所述第一非门的输入端用于输入4个地址输入信号的第一位，而输出端分别连接第一、十至十六五输入与门的第二输入端；所述第一非门的输出端还连接第五非门的输入端，所述第五非门的输出端分别连接第二至九五输入与门的第二输入端；

所述第二非门的输入端用于输入4个地址输入信号的第二位，而输出端分别连接第一至三、七、八、十二至十四五输入与门的第三输入端；所述第二非门的输出端还连接第六非门的输入端，所述第六非门的输出端分别连接第四至六、九至十一、十五、十六五输入与门的第三输入端；

所述第三非门的输入端用于输入4个地址输入信号的第三位，而输出端分别连接第一至五、八、十四至十六五输入与门的第四输入端；所述第三非门的输出端还连接第七非门的输入端，所述第七非门的输出端分别连接第六、七、九至十三五输入与门的第四输入端；

所述第四非门的输入端用于输入4个地址输入信号的第四位，而输出端分别连接第一、二、五、十一、十二、十六五输入与门的第五输入端；所述第四非门的输出端还连接第八非门的输入端，所述第八非门的输出端分别连接第三、四、六至十、十三至十五五输入与门的第五输入端；

所述第一四输入或门的输入端分别连接第一至四非门的输出端，第二四输入或门的输入端分别连接第五至八非门的输出端，第三四输入或门的输入端分别连接第九至十二非门的输出端，第四四输入或门的输入端分别连接第十三至十六非门的输出端，而所述第一至四四输入或门的输出端分别连接第五四输入或门的输入端，第五四输入或门的输出端用以输出被选择的1路数据。

本发明与现有技术相比具有如下优点：

本发明采用一种新型的数据选择规则，将输入信号编码为制约竞争的码字，使其在通信过程中安全传输，提高系统的自纠错能力，从而降低通信系统的误码率。

附图说明

图1是本发明的具体实施方式。

具体实施方式

下面结合附图对本发明作进一步的详细说明：

本发明所采用的编码码字如表2所示：

表2

16进制数	制约竞争计数码
			B3B2B1B0
0	0000
		1	0001
2	1001
		3	1011
4	0011
		5	0111
6	0101
		7	1101
8	1111
		9	1110
A	0110
		B	0100
C	1100
		D	1000
E	1010
		F	0010

数据选择器的输入输出对应关系如下表所示：

表3

地址输入（A3A2A1A0）	输出Y
		0000	D0
0001	D1
		1001	D2
1011	D3
		0011	D4
0111	D5
		0101	D6
1101	D7
		1111	D8
1110	D9
		0110	D10
0100	D11
		1100	D12
1000	D13
		1010	D14
0010	D15

由表3可以得到数据选择器输出的表达式如下所示：

$Y=\left(\stackrel{\‾}{A3}\stackrel{\‾}{A2}\stackrel{\‾}{A1}\stackrel{\‾}{A0}\right)D0+\left(\stackrel{\‾}{A3}\stackrel{\‾}{A2}\stackrel{\‾}{A1}A0\right)D1+\left(A3\stackrel{\‾}{A2}\stackrel{\‾}{A1}A0\right)D2+\left(A3\stackrel{\‾}{A2}A1A0\right)D3+\left(\stackrel{\‾}{A3}\stackrel{\‾}{A2}A1A0\right)D4+$

$\left(\stackrel{\‾}{A3}A2A1A0\right)D5+\left(\stackrel{\‾}{A3}A2\stackrel{\‾}{A1}A0\right)D6+\left(A3A2\stackrel{\‾}{A1}A0\right)D7+\left(A3A2A1A0\right)D8+\left(A3A2A1\stackrel{\‾}{A0}\right)D9+$

$\left(\stackrel{\‾}{A3}A2A1\stackrel{\‾}{A0}\right)D10+\left(\stackrel{\‾}{A3}A2\stackrel{\‾}{A1}\stackrel{\‾}{A0}\right)D11+\left(A3A2\stackrel{\‾}{A1}\stackrel{\‾}{A0}\right)D12+\left(A3\stackrel{\‾}{A2}\stackrel{\‾}{A1}\stackrel{\‾}{A0}\right)D13+\left(A3\stackrel{\‾}{A2}A1\stackrel{\‾}{A0}\right)D14+$

$\left(\stackrel{\‾}{A3}\stackrel{\‾}{A2}A1\stackrel{\‾}{A0}\right)D15$

如图1所示，本发明设计了一种基于李氏制约竞争计数编码的16选1数据选择电路，用于将4位李氏制约竞争计数编码作为4个地址输入信号使用，并在4个地址输入信号的控制下，从16路数据输入信号中选择1路数据输入信号作为输出信号；包括8个非门、16个五输入与门和5个四输入或门；

所述4位李氏制约竞争计数编码的码位由第一位至第四位依次升高，所述16路数据输入信号的码位由第一位至第十六位依次升高；

所述16路数据输入信号从低位到高位依次连接第一至第十六五输入与门的第一输入端；

所述第一非门的输入端用于输入4个地址输入信号的第一位，而输出端分别连接第一、十至十六五输入与门的第二输入端；所述第一非门的输出端还连接第五非门的输入端，所述第五非门的输出端分别连接第二至九五输入与门的第二输入端；

所述第二非门的输入端用于输入4个地址输入信号的第二位，而输出端分别连接第一至三、七、八、十二至十四五输入与门的第三输入端；所述第二非门的输出端还连接第六非门的输入端，所述第六非门的输出端分别连接第四至六、九至十一、十五、十六五输入与门的第三输入端；

所述第三非门的输入端用于输入4个地址输入信号的第三位，而输出端分别连接第一至五、八、十四至十六五输入与门的第四输入端；所述第三非门的输出端还连接第七非门的输入端，所述第七非门的输出端分别连接第六、七、九至十三五输入与门的第四输入端；

所述第四非门的输入端用于输入4个地址输入信号的第四位，而输出端分别连接第一、二、五、十一、十二、十六五输入与门的第五输入端；所述第四非门的输出端还连接第八非门的输入端，所述第八非门的输出端分别连接第三、四、六至十、十三至十五五输入与门的第五输入端；

所述第一四输入或门的输入端分别连接第一至四非门的输出端，第二四输入或门的输入端分别连接第五至八非门的输出端，第三四输入或门的输入端分别连接第九至十二非门的输出端，第四四输入或门的输入端分别连接第十三至十六非门的输出端，而所述第一至四四输入或门的输出端分别连接第五四输入或门的输入端，第五四输入或门的输出端用以输出被选择的1路数据。

其工作原理为：输出Y由16个与门输出结果经过5个或门输出得到，16个与门输出分别为4个地址输入信号与16路数据输入信号D0，D1，D2……D15中的一个经过与后得到，此数据选择电路只用到三类逻辑门，节约了资源，并且该电路是采用李氏制约竞争计数编码，所以同时具有易检错纠错以及解决了竞争-冒险问题的优势。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (1)

1.一种基于李氏制约竞争计数编码的16选1数据选择电路，用于将4位李氏制约竞争计数编码作为4个地址输入信号使用，并在4个地址输入信号的控制下，从16路数据输入信号中选择1路数据输入信号作为输出信号；其特征在于：包括8个非门、16个五输入与门和5个四输入或门；

所述4位李氏制约竞争计数编码的码位由第一位至第四位依次升高，所述16路数据输入信号的码位由第一位至第十六位依次升高；

所述16路数据输入信号从低位到高位依次连接第一至第十六五输入与门的第一输入端；

所述16路数据输入信号从低位到高位依次连接五输入与门的第一输入端；

所述第一非门的输入端用于输入4个地址输入信号的第一位，而输出端分别连接第一、十至十六五输入与门的第二输入端；所述第一非门的输出端还连接第五非门的输入端，所述第五非门的输出端分别连接第二至九五输入与门的第二输入端；

所述第二非门的输入端用于输入4个地址输入信号的第二位，而输出端分别连接第一至三、七、八、十二至十四五输入与门的第三输入端；所述第二非门的输出端还连接第六非门的输入端，所述第六非门的输出端分别连接第四至六、九至十一、十五、十六五输入与门的第三输入端；

所述第三非门的输入端用于输入4个地址输入信号的第三位，而输出端分别连接第一至五、八、十四至十六五输入与门的第四输入端；所述第三非门的输出端还连接第七非门的输入端，所述第七非门的输出端分别连接第六、七、九至十三五输入与门的第四输入端；

所述第四非门的输入端用于输入4个地址输入信号的第四位，而输出端分别连接第一、二、五、十一、十二、十六五输入与门的第五输入端；所述第四非门的输出端还连接第八非门的输入端，所述第八非门的输出端分别连接第三、四、六至十、十三至十五五输入与门的第五输入端；

所述第一四输入或门的输入端分别连接第一至四非门的输出端，第二四输入或门的输入端分别连接第五至八非门的输出端，第三四输入或门的输入端分别连接第九至十二非门的输出端，第四四输入或门的输入端分别连接第十三至十六非门的输出端，而所述第一至四四输入或门的输出端分别连接第五四输入或门的输入端，第五四输入或门的输出端用以输出被选择的1路数据。

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