CN115102553A - 二进制码转温度计码的装置和电子设备 - Google Patents

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Abstract

本申请提供了一种二进制码转温度计码的装置和电子设备，具有较佳的性能。该二进制码转温度计码的装置，包括：译码模块，用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，且将n位二进制码中低n/2位的低位二进制码转换为2n/2位的低位码，其中，高位码中目标码元的数量与高位二进制码的值相关，低位码中目标码元的数量与低位二进制码的值相关，目标码元为0或1，n为正偶数；组合逻辑模块，包括多个逻辑子模块，多个逻辑子模块的时延相同，且多个逻辑子模块用于将高位码中的码元和低位码中的码元组合，以得到n位二进制码对应的温度计码。

Description

二进制码转温度计码的装置和电子设备
技术领域
本申请涉及电子技术领域，并且更具体地，涉及一种二进制码转温度计码的装置和电子设备。
背景技术
二进制码（Binary Code）是数字电路中最常用的数字码，其以2为基数用于记数，且常用符号0和1来表示，每个符号占用1个比特（bit）位。数字电路中，逻辑门的实现直接应用了二进制，因此现代的计算机和依赖计算机的设备里都用到二进制。温度计码（Thermometer Code）是一种各比特位的权重一致的数字码，其同样由符号0和1组成，但该温度计码中符号1的数量对应十进制数值，因此具有较好的线性度和单调性。
由于温度计码的长度较长，所消耗的功耗大且需占用较大的内存，所以温度计码不便于进行计算，因此，在一些实施方式下，使用二进制码来进行计算，再将其转换为温度计码来使用，在该过程中，二进制码到温度计码的转换十分重要。
鉴于此，如何提供一种性能较佳的二进制码转温度计码的装置，是一项亟待解决的技术问题。
发明内容
本申请提供了一种二进制码转温度计码的装置和电子设备，具有较佳的性能。
第一方面，提供一种二进制码转温度计码的装置，包括：译码模块，用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，且将n位二进制码中低n/2位的低位二进制码转换为2n/2位的低位码，其中，高位码中目标码元的数量与高位二进制码的值相关，低位码中目标码元的数量与低位二进制码的值相关，目标码元为0或1，n为正偶数；组合逻辑模块，包括多个逻辑子模块，多个逻辑子模块的时延相同，且多个逻辑子模块用于将高位码中的码元和低位码中的码元组合，以得到n位二进制码对应的温度计码。
通过本申请实施例的技术方案，提供了一种包括译码模块和组合逻辑模块的二进制码转温度计码的装置，通过该译码模块，不仅可以将n位的二进制码拆分成两部分分别进行处理，以便于提高后续组合逻辑模块对该二进制码对应的高位码和低位码的处理效率，还可以在高位码和低位码中通过目标码元的数量分别体现高位二进制码的值和低位二进制码的值，从而有利于后续组合逻辑模块的逻辑设计。进一步地，通过该组合逻辑模块，其由多个时延相同的逻辑子模块形成，能够降低组合逻辑模块整体的复杂度，针对于高位数的二进制码至温度计码的转换具有良好的适应性和扩展性，且能够保证温度计码中每个码元的同步输出，不会导致后续电路的逻辑错误，综合保证该二进制码转温度计码的装置的性能。
在一些可能的实施方式中，上述高位码中目标码元的数量与高位二进制码的值相关包括：高位码中第0位至第u位为目标码元，高位码中除所述第0位至第u位以外的其它位为非目标码元，其中，u为高位二进制码的值，0≤u≤2n/2-1；上述低位码中目标码元的数量与低位二进制码的值相关包括：低位码中第0位至第v位为目标码元，低位码中除所述第0位至第v位以外的其它位为非目标码元，其中，v为低位二进制码的值，0≤v≤2n/2-1；在目标码元为1时，非目标码元为0，或者，在目标码元为0时，非目标码元为1。
在一些可能的实施方式中，译码模块包括多个相同的译码子模块，多个相同的译码子模块用于对高位二进制码和低位二进制码进行转换以得到高位码和低位码。
在一些可能的实施方式中，译码模块包括两个相同的译码子模块，两个相同的译码子模块中第一译码子模块用于对高位二进制码进行转换以得到高位码，两个相同的译码子模块中第二译码子模块用于对低位二进制码进行转换以得到低位码。
在一些可能的实施方式中，多个逻辑子模块包括：2n-1个第一逻辑子模块和一个第二逻辑子模块，一个第二逻辑子模块用于将温度计码中的第0位码元输出为预设码元，2n-1个第一逻辑子模块相同，且用于将高位码中的码元和低位码中的码元组合以输出温度计码中第1位码元至第2n-1位码元。
在一些可能的实施方式中，2n-1个第一逻辑子模块包括2n/2组第一逻辑子模块，其中，第i组第一逻辑子模块中的每个第一逻辑子模块用于根据高位码中的第i位码元与低位码中的多位码元得到多个中间结果，且根据多个中间结果与高位码中的第i+1位码元得到温度计码中的多位码元，其中，0≤i≤2n/2-1，i为整数。
在一些可能的实施方式中，在0＜i≤2n/2-1的情况下，第i组第一逻辑子模块包括2n/2个第一逻辑子模块，在i=0的情况下，所述第i组第一逻辑子模块包括2n/2-1个第一逻辑子模块，其中，第i组第一逻辑子模块中的第j个第一逻辑子模块用于根据高位码中的第i位码元与低位码中的第j位码元得到多个中间结果中的第j个中间结果，且根据第j个中间结果与高位码中的第i+1位码元得到温度计码中的第（i*2n/2+j）位码元，其中，在0＜i≤2n/2-1的情况下，0≤j≤2n/2-1，在i=0的情况下，0＜j≤2n/2-1，j为整数。
在一些可能的实施方式中，目标码元为1，非目标码元为0，第j个第一逻辑子模块用于将高位码中的第i位码元与低位码中的第j位码元执行与逻辑得到第j个中间结果，且将第j个中间结果与高位码中的第i+1位码元执行或逻辑得到温度计码中的第（i*2n/2+j）位码元。
在一些可能的实施方式中，目标码元为0，非目标码元为1，第j个第一逻辑子模块用于将高位码中的第i位码元与低位码中的第j位码元执行或逻辑得到第j个中间结果，且将第j个中间结果与高位码中的第i+1位码元执行与非逻辑得到温度计码中的第（i*2n/2+j）位码元。
在一些可能的实施方式中，译码模块和/或组合逻辑模块为包括逻辑门的逻辑电路。
在一些可能的实施方式中，译码模块包括译码器电路，译码器电路中任一输入端至与该输入端相连的任一输出端之间的逻辑门数量相同。
在一些可能的实施方式中，译码模块包括两个结构相同的译码器电路，在n=4的情况下，译码器电路包括两个电路输入端和四个电路输出端，两个电路输入端用于输入2位的高位二进制码或低位二进制码，四个电路输出端用于输出4位的高位码或低位码；四个电路输出端中第一电路输出端连接于缓冲门，用于输出高位码或低位码中第零位预设码元；两个电路输入端中的第一电路输入端和第二电路输入端连接于或非门的输入端，或非门的输出端连接于第一非门的输入端，第一非门的输出端连接于四个电路输出端中的第二电路输出端，用于输出高位码或低位码中第一位码元；两个电路输入端中的第二电路输入端连接于第二非门的输入端，第二非门的输出端连接于第三非门的输入端，第三非门的输出端连接于四个电路输出端中的第三电路输出端，用于输出高位码或低位码中第二位码元；两个电路输入端中的第一电路输入端和第二电路输入端连接于与非门的输入端，与非门的输出端连接于第四非门的输入端，第四非门的输出端连接于四个电路输出端中的第四电路输出端，用于输出高位码或低位码中第三位码元。
在一些可能的实施方式中，组合逻辑模块包括：组合逻辑电路，该组合逻辑电路包括2n-1个第一逻辑子电路和一个第二逻辑子电路，一个第二逻辑子电路用于将温度计码中的第0位码元输出为预设码元，2n-1个第一逻辑子电路的电路相同，且用于将高位码中的码元和低位码中的码元组合以输出温度计码中第1位码元至第2n-1位码元。
在一些可能的实施方式中，2n-1个第一逻辑子电路中任一第一逻辑子电路的时延和一个第二逻辑子电路的时延相同。
在一些可能的实施方式中，第一逻辑子电路包括三个电路输入端和一个电路输出端，三个电路输入端中的第一电路输入端和第二电路输入端用于输入高位二进制码中的2个码元，三个电路输入端中的第三电路输入端用于输入低位二进制码中的1个码元，电路输出端用于输出温度计码中的1个码元；在目标码元为1的情况下，第一电路输入端和第三电路输入端连接于与门的输入端，与门的输出端和第二电路输入端连接于或门的输入端，或门的输出端连接于电路输出端，或者，在目标码元为0的情况下，第一电路输入端和第三电路输入端连接于或门的输入端，或门的输出端和第二电路输入端连接于与非门的输入端，与非门的输出端连接于电路输出端。
在一些可能的实施方式中，译码模块和/或组合逻辑模块为数字芯片中的功能模块。
在一些可能的实施方式中，温度计码用于输入控制模块，以使得控制模块根据温度计码实现控制功能。
第二方面，提供一种电子设备，包括：控制模块，以及第一方面或第一方面中任一可能的实施方式中的装置，该装置用于将2n位二进制码转换为对应的温度计码，控制模块用于接收温度计码且根据温度计码实现控制功能。
在一些可能的实施方式中，电子设备包括LC振荡电路，该LC振荡电路包括2n个电容值相同的电容，控制模块包括由2n个开关组成的开关阵列，开关阵列中的每个开关连接于一个电容，开关阵列用于接收温度计码且根据温度计码控制LC振荡电路中处于工作状态的电容的数量。
附图说明
图1为本申请实施例提供的一种二进制码转温度计码电路的示意图。
图2为本申请实施例提供的另一二进制码转温度计码电路的示意图。
图3为本申请实施例提供的一种二进制码转温度计码的装置的示意性结构框图。
图4是本申请实施例提供的一种译码模块示意性结构框图。
图5是本申请实施例提供的一种2线-4线译码器电路的示意性逻辑电路图。
图6是本申请实施例提供的一种组合逻辑模块的示意性结构框图。
图7是本申请实施例提供的另一组合逻辑模块的示意性结构框图。
图8是本申请实施例提供的第i组第一逻辑子模块的示意性结构框图。
图9是本申请实施例提供的另一组合逻辑模块的示意性结构框图。
图10是本申请实施例提供的一种第一逻辑子模块的示意性逻辑电路图。
图11是本申请实施例提供的另一第一逻辑子模块的示意性逻辑电路图。
图12是本申请实施例提供的另一二进制码转温度计码的装置的示意性结构框图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
图1示出了本申请实施例提供的一种二进制码转温度计码电路100的示意图。
如图1所示，该二进制码转温度计码电路包括三个输入端以及七个输出端，该三个输入端用于分别接收二进制码的三个码元B0至B2，该七个输出端用于分别输出温度计码的七个码元T1至T7。该图1所示的电路也可称为3线-7线二进制码转温度计码电路。
通过该3线-7线二进制码转温度计码电路，下面表1示出了十进制、二进制码和温度计码的真值表。
表1
十进制 二进制码 温度计码 十进制 二进制码 温度计码
0 000 0000000 4 100 0001111
1 001 0000001 5 101 0011111
2 010 0000011 6 110 0111111
3 011 0000111 7 111 1111111
在该图1所示实施例中，B0至B2到T3和T5的输出需要通过四级逻辑门，而B0至B2到其它输出仅需要通过两级逻辑门，因此，该T3和T5的输出具有较大的延迟，这不仅限制了温度计码的转换速率，而且该T3和T5与其它信号在延迟上的差异也会导致后续电路的逻辑错误。
另外，在该图1所示实施例中，逻辑门电路较为复杂，走线交叉较多，因而会造成该电路的功耗较高、版图设计较为复杂且工艺成本较高。随着二进制码的位数的提高，上述时延、功耗、成本等问题会更为严重。
除了上述图1所示的实施例以外，在一些其它二进制码转温度计码电路中，例如图2所示的2线-3线二进制码转温度计码电路200中，虽然晶体管Mn1、Mp1、Tg1、Tg2、Tg3以及INV的数量较少，但仍然会存在输入端（B0至B1）至输出端（T1至T3）的延迟不一致、电路较为复杂等问题，造成该图1和图2中所示的二进制码转温度计码电路的性能不佳。
鉴于此，本申请提供一种新的二进制码转温度计码的装置，该装置相比于上述二进制码转温度计码电路100和200具有较佳的性能。
图3示出了本申请实施例提供的一种二进制码转温度计码的装置300的示意性结构框图。
如图3所示，该二进制码转温度计码的装置300包括：译码模块310和组合逻辑模块320。具体地，译码模块310用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，且将该n位二进制码中低n/2位的低位二进制码转换为2n/2位的低位码，其中，高位码中目标码元的数量与高位二进制码的值相关，低位码中目标码元的数量与低位二进制码的值相关，n为正偶数。
组合逻辑模块320包括多个逻辑子模块，该多个逻辑子模块的时延相同，且该多个逻辑子模块用于将上述高位码中的码元和低位码中的码元组合，以得到n位二进制码对应的温度计码。
通过本申请实施例的技术方案，提供了一种包括译码模块310和组合逻辑模块320的二进制码转温度计码的装置300，通过该译码模块310，不仅可以将n位的二进制码拆分成两部分分别进行处理，以便于提高后续组合逻辑模块320对该二进制码对应的高位码和低位码的处理效率，还可以在高位码和低位码中通过目标码元的数量分别体现高位二进制码的值和低位二进制码的值，从而有利于后续组合逻辑模块320的逻辑设计。进一步地，通过该组合逻辑模块320，其由多个时延相同的逻辑子模块形成，能够降低组合逻辑模块整体的复杂度，针对于高位数的二进制码至温度计码的转换具有良好的适应性和扩展性，且能够保证温度计码中每个码元的同步输出，不会导致后续电路的逻辑错误，综合保证该二进制码转温度计码的装置300的性能。
可选地，在一些实施方式中，译码模块310和/或组合逻辑模块320可以为包括逻辑门的逻辑电路。具体地，译码模块310可以为包括至少一种逻辑门的译码器逻辑电路，组合逻辑模块320可以为包括至少一种逻辑门的组合逻辑电路。其中，该逻辑门包括但不限于是：与门、或门、非门、与非门、或非门、异或门或者同或门等等。
或者，在另一些实施方式中，译码模块310和/或组合逻辑模块320也可以为数字芯片中的功能模块，该功能模块可以包括数字芯片中的软件模块和硬件模块，两者相互配合以实现译码模块310和/或组合逻辑模块320的逻辑功能。其中，该硬件模块可以为数字芯片中的集成电路，该软件模块可以为程序代码，其可以存储于数字芯片中，或者也可以与存储于数字芯片外。该数字芯片包括现场可编程门阵列（Field Programmable Gate Array，FPGA）芯片、复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）芯片等等，该数字芯片中的逻辑程序代码可以通过verilog硬件描述语言（Hardware DescriptionLanguage，HDL）来编写。
作为示例，本申请主要以译码模块310和组合逻辑模块320为逻辑电路进行具体说明，当译码模块310和组合逻辑模块320为数字芯片中的功能模块时，可通过逻辑程序代码配合集成电路实现该逻辑电路的功能，本申请对该逻辑程序代码的具体实现方式不做限定。
对于译码模块310，其可用于接收n位二进制码，其中，n为正偶数，该偶数位二进制码的最高位可以为“0”。可选地，在一些实施方式中，处理模块（例如数字芯片）可向译码模块310提供n位二进制码，当实际的二进制码为奇数位时，该处理模块可在该实际的二进制码的最高位补“0”以形成偶数位的二进制码。例如，实际的二进制码为111，则处理模块可在“111”之前补“0”，形成偶数位的二进制码“0111”。该最高位补“0”的处理不会影响二进制码的实际值，也有利于该二进制码在译码模块310中的处理。
具体地，该译码模块310用于将该n位二进制码中高n/2位的高位二进制码译码形成为一个2n/2位的高位码，且将该n位二进制码中低n/2位的低位二进制码译码形成为一个2n/2位的低位码。其中，高位码中目标码元的数量可以体现高位二进制码的值，低位码中目标码元的数量可以体现低位二进制码的值，该目标码元可以为1或者0。
通过该译码过程，不仅可以将n位的二进制码拆分成两部分分别进行处理，以便于提高后续模块对该二进制码的转换效率，还可以在高位码和低位码中通过目标码元的数量分别体现高位二进制码的值和低位二进制码的值，从而有利于后续模块的逻辑设计，便于该后续模块根据高位码和低位码的码元将二进制码转换为温度计码。
进一步地，对于组合逻辑模块320，其包括多个时延相同的逻辑子模块。通过该多个逻辑子模块将上述译码模块310译码得到的高位码中的码元和低位码中的码元组合，可以得到n位二进制码对应的温度计码。具体地，对于每个逻辑子模块而言，其时延可以为信号由逻辑子模块的输入端传输至输出端所需要的时间。
该组合逻辑模块320可包括多个逻辑子模块，每个逻辑子模块的结构易于简单清晰的实现，针对于高位数的二进制码至温度计码的转换具有良好的适应性和扩展性。且该多个逻辑子模块具有相同的时延，从而能够保证温度计码中每个码元的同步输出，不会导致后续电路的逻辑错误，保证该二进制码转温度计码的装置300的性能。
图4示出了本申请实施例提供的一种译码模块310的示意性结构框图。
如图4所示，该译码模块310包括两个相同的第一译码子模块311和第二译码子模块312，其中，第一译码子模块311用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，第二译码子模块312用于将n位二进制码中低n/2位的低位二进制码转换为2n/2位的低位码。
作为示意，在图4中，n位二进制码中低n/2位的比特位分别表示为B0至Bn/2-1，该B0至Bn/2-1形成n/2位的低位二进制码。该n/2位的低位二进制码经过第二译码子模块312转换后形成低位码Low<2n/2-1:0>，该低位码Low<2n/2-1:0>包括2n/2个比特位，其最低位的比特位可表示为Low0，最高位的比特位可表示为Low2 n/2 -1。
可选地，在一些实施方式中，低位码Low<2n/2-1:0>中从第0位Low0至第v位Lowv为目标码元，而低位码Low<2n/2-1:0>中除该第0位Low0至第v位Lowv外的其它位为非目标码元，其中，v可以为低位二进制码的值，0≤v≤2n/2-1。
举例而言，在目标码元为“1”，非目标码元为“0”的情况下，若低位二进制码为01，该低位二进制码的值为1，第二译码子模块312对该低位二进制码01转换后得到的低位码Low<3:0>可以为0011。其中，低位码0011的第0位至第1位为目标码元“1”，而第2位和第3位为非目标码元“0”，该低位码0011中目标码元“1”即可以体现低位二进制码01的值。
或者，在目标码元为“0”，非目标码元为“1”的情况下，若低位二进制码为11，该低位二进制码的值为3，第二译码子模块312对该低位二进制码11转换后得到的低位码Low<3:0>可以为0000。其中，低位码0000的第0位至第3位均为目标码元“0”，该低位码0000中目标码元“0”即可以体现低位二进制码11的值。
类似地，在图4中，n位二进制码中高n/2位的比特位分别表示为Bn/2至Bn-1，该Bn/2至Bn-1形成高位二进制码。该n/2位的高位二进制码经过第一译码子模块311转换后形成高位码High<2n/2-1:0>，该高位码High<2n/2-1:0>包括2n/2个比特位，其最低位的比特位可表示为High0，最高位的比特位可表示为High2 n/2 -1。
可选地，在一些实施方式中，高位码High<2n/2-1:0>中从第0位High0至第u位Highu为目标码元，而高位码High<2n/2-1:0>中除第0位High0至第u位Highu以外的其它位为非目标码元，其中，u可以为高位二进制码的值，0≤u≤2n/2-1。
举例而言，在目标码元为“1”，非目标码元为“0”的情况下，若高位二进制码为10，该高位二进制码的值为2，第一译码子模块311对该高位二进制码10转换后得到的高位码High<3:0>可以为0111。其中，高位码0111的第0位至第2位均为目标码元“1”，而第3位为非目标码元“0”，该高位码0111中目标码元“1”即可以体现高位二进制码10的值。
或者，在目标码元为“0”，非目标码元为“1”的情况下，若高位二进制码为10，该高位二进制码的值为2，第一译码子模块311对该高位二进制码10转换后得到的高位码High<3:0>可以为1000。其中，高位码1000的第0位至第2位均为目标码元“0”，而第3位为非目标码元“1”，该高位码1000中目标码元“0”即可以体现高位二进制码10的值。
通过本申请实施例的技术方案，译码模块310通过两个相同的译码子模块（第一译码子模块311和第二译码子模块312）分别将n位二进制码中高n/2位的高位二进制码和低n/2位的低位二进制码转换为2n/2比特位的高位码和低位码，每个译码子模块的逻辑结构可以较为简单，可以降低译码模块310的整体设计复杂度，且相同的译码子模块具有相同的时延，从而保证高位码和低位码能够同步输出，以保证后续模块的正常运行。
进一步地，两个译码子模块转换得到的高位码和低位码中，目标码元连续排布于低位，该低位目标码元的数量即可分别表征高位二进制码和低位二进制码的值，从而进一步便于后续组合逻辑模块320的逻辑设计，保证温度计码的生成。
可选地，在上述实施例的举例中，译码子模块（第一译码子模块311或第二译码子模块312）输入的高位二进制码或低位二进码可为2比特位，且该译码子模块输出的高位码或低位码为4比特位。在该情况下，该译码子模块可以为2线-4线译码器电路。
作为示例，图5示出了本申请实施例提供的一种2线-4线译码器电路400的示意性逻辑电路图。该2线-4线译码器电路400可以适用于上述第一译码子模块311和/或第二译码子模块312。
如图5所示，该2线-4线译码器电路400包括：两个电路输入端in0和in1，四个电路输出端out0至out3。该两个电路输入端in0和in1可用于输入2比特位的二进制码，该四个电路输出端out0至out3可用于输出4比特位的高位码或低位码。具体地，该两个电路输入端in0和in1用于分别输入2比特位的二进制码的低位和高位，该四个电路输出端out0至out3用于由低位至高位分别输出4比特位的高位码或低位码。
可选地，该两个输入端in0和in1与四个输出端out0至out3之间的逻辑门电路可以包括：非门inv、或非门nor、与门nand、以及缓冲门buffer四种类型的逻辑门。
具体地，如图5所示，四个电路输出端中第一电路输出端out0可连接于缓冲门buffer，用于输出高位码或低位码中第零位预设码元。该第零位预设码元可以为目标码元。作为示例，译码器电路400内部可产生信号“0”，该信号“0”经过第五非门inv5和缓冲门buffer后输出第零位预设码元为“1”。
两个电路输入端中第一电路输入端in0和第二电路输入端in1连接于或非门nor的输入端，该或非门nor的输出端连接于第一非门inv1的输入端，该第一非门inv1的输出端连接于四个电路输出端中的第二电路输出端out1，用于输出高位码或低位码中第一位码元。
两个电路输入端中的第二电路输入端in1连接于第二非门inv2的输入端，该第二非门inv2的输出端连接于第三非门inv3的输入端，该第三非门inv3的输出端连接于四个输出端中的第三输出端out2，用于输出高位码或低位码中第二位码元。
两个电路输入端中第一电路输入端in0和第二电路输入端in1连接于与非门nand的输入端，该与非门nand的输出端连接于第四非门inv4的输入端，该第四非门inv4的输出端连接于四个输出端中的第四输出端out3，用于输出高位码或低位码中第三位码元。
通过该图5所示实施例中所示的译码器电路400，可以实现2比特位的二进制码转换为4比特位的高位码或低位码，该高位码或低位码从第0位开始至第k位均为目标码元“1”，其中，k可以表示2比特位二进制码的值，0＜k＜2n/2。
可选地，上述译码器电路400可以理解为一种移位译码器电路，在目标码元为“1”的情况下，该移位译码器电路的默认输出为1，即无论输入的二进制码的值为多少，移位译码器电路的输出的最低位默认是1。当输入的二进制码的值为x时，最低位的“1”向左复制移动x位且高位补“0”，即向左进位x个“1”，从而形成移位译码器电路的最终输出。例如，对于该2线-4线译码器电路400而言，当输入的二进制码的值为0时，最低位的“1”向左复制移动0位且高位补“0”，即向左进位0个“1”且高位补“0”，输出0001，当输入的二进制码的值为1时，最低位的“1”向左复制移动1位且高位补“0”，即向左进位1个“1”且高位补“0”，输出0011，当输入的二进制码的值为2时，最低位的“1”向左复制移动2位且高位补“0”，即向左进位2个“1”且高位补“0”，输出0111。
或者，在目标码元为“0”的情况下，该移位译码器电路的默认输出为0，即无论输入的二进制码的值为多少，移位译码器电路的输出的最低位默认是0。当输入的二进制码的值为x时，最低位的“0”向左复制移动x位且高位补“1”，从而形成移位译码器电路的最终输出。例如，对于2线-4线译码器电路400而言，当输入的二进制码的值为0时，最低位的“0”向左复制移动0位且高位补“1”，输出1110，当输入的二进制码的值为1时，最低位的“0”向左复制移动1位且高位补“1”，即向左进位1个“0”且高位补“1”，输出1100，当输入的二进制码的值为2时，最低位的“0”向左复制移动2位且高位补“1”，即向左进位2个“0”且高位补“1”，输出1000。
通过上文图5所示实施例的译码器电路400，其电路实现较为简单，且各输出端的时延相同，从而保证高位码和低位码能够同步输出，以保证后续模块的正常运行。
需要说明的是，上文图5仅作为示例而非限定，介绍了一种2线-4线译码器电路400的电路结构，该2线-4线译码器电路400还可以通过其它电路结构（例如：其它类型的逻辑门）实现译码功能，旨在使得译码器电路400输出的4比特位译码中目标码元的数量能够表征2比特位二进制码的值即可，本申请实施例对该2线-4线译码器电路400的具体电路结构不做限定。
另外，在译码器电路的输入-输出分别为3线-8线、4线-16线或者其它更多输入线-输出线数量时，该译码器电路也可以根据上述2线-4线译码器电路400的设计原理进行相应的电路设计，本申请实施例对该3线-8线、4线-16线或者其它更多输入线-输出线的译码器电路的电路结构不再做具体说明。
可选地，在图5所示实施例中，任一输入端至与该输入端相连的任一输出端之间的逻辑门数量相同，因此，该译码器电路400的任一输入端与该输入端相连的任一输出端之间具有相同的时延。通过该技术方案，该译码器电路400能够保证每个码元的同步输出，不会导致后续模块即组合逻辑模块320的逻辑错误，综合保证该二进制码转温度计码的装置300的性能。
可选地，在上文实施例中，译码模块310可包括两个相同的译码子模块311和312，该两个译码子模块中的第一译码子模块311用于对高位二进制码进行转换得到高位码，第二译码子模块312用于对低位二进制码进行转换得到低位码。通过该实施例的技术方案，第一译码子模块311和第二译码子模块312的逻辑结构可以较为简单，降低译码模块310的整体设计复杂度，且相同结构的译码子模块具有相同的时延，从而保证高位码和低位码能够同步输出，以保证后续模块的正常运行。
在一些替代实施方式中，译码模块310还可以包括其它数量的多个相同的译码子模块，该多个相同的译码子模块用于对高位二进制码和低位二进制码进行转换以得到高位码和低位码，本申请实施例对该译码模块310的具体子模块数量不做限定。
上文结合图4和图5说明了本申请实施例提供的译码模块310，下面结合图6至图10，说明本申请实施例提供的组合逻辑模块320。
图6示出了本申请实施例提供的一种组合逻辑模块320的示意性结构框图。
如图6所示，在该实施例的组合逻辑模块320中，多个逻辑子模块包括：2n-1个第一逻辑子模块321和一个第二逻辑子模块322，具体地，该多个逻辑子模块由2n-1个第一逻辑子模块321和一个第二逻辑子模块322组成。该一个第二逻辑子模块322用于将温度计码中的第0位码元en<0>输出为预设码元，2n-1个第一逻辑子模块321相同，且用于将上述译码模块310转换得到的高位码中的码元和低位码中的码元组合以输出温度计码中第1位码元至第2n-1位码元en<2n-1:1>。通过该组合逻辑模块320，可以得到n位二进制码对应的2n位的温度计码。
可选地，在本申请实施例中，该第二逻辑子模块322输出的预设码元可以为“0”。结合该2n-1个第一逻辑子模块321和一个第二逻辑子模块322的组合逻辑模块320，能够保证该组合逻辑模块320将高位码和低位码转换为温度计码的转换准确度。
另外，2n-1个第一逻辑子模块321将高位码中的码元和低位码中的码元组合以输出温度计码除第0位码元以外的其它码元，该2n-1个第一逻辑子模块321用于分析高位码以及低位码中目标码元，从而转换得到准确的温度计码。
综上，在本申请实施例中，通过组合逻辑模块320中2n-1个第一逻辑子模块321和一个第二逻辑子模块322，可以转换得到完整且准确的温度计码，综合保证二进制码转温度计码的装置300的性能。
将该图6所示实施例与上文图4所示实施例相结合，该图6所示实施例中2n-1个第一逻辑子模块321中每个第一逻辑子模块321的输入端均连接于第一译码子模块311的输出端和第二译码子模块312的输出端，以使得该每个第一逻辑子模块321能够接收第一译码子模块311输出的高位码以及第二译码子模块312输出的低位码。
在上文图6所示实施例的基础上，图7示出了本申请实施例提供的另一组合逻辑模块320的示意性结构框图。
如图7所示，在该实施例中，上述2n-1个第一逻辑子模块321包括2n/2组第一逻辑子模块，具体地，该2n-1个第一逻辑子模块321由2n/2组第一逻辑子模块组成。其中，第i组第一逻辑子模块中的每个第一逻辑子模块321用于根据上述高位码中的第i位码元与上述低位码中的多位码元得到多个中间结果，且根据该多个中间结果与高位码中的第i+1位码元得到温度计码中的多位码元，其中，0≤i≤2n/2-1，i为整数。
该2n/2组第一逻辑子模块中每组第一逻辑子模块可用于输出温度计码的一组码元。作为示例，如图7所示，第i组第一逻辑子模块可用于输出温度计码的第i组码元eni。该第i组码元eni中每个码元可根据高位码High<2n/2-1:0>中的第i位码元Highi、第i+1位码元Highi+1以及低位码Low<2n/2-1:0>中的一个码元得到。
需要说明的是，在本申请实施例中，对于第2n/2-1组第一逻辑子模块，其需要接收High2 n/2 -1以及High2 n/2，其中，High2 n/2 -1为高位码中的最高位码元，而High2 n/2不是高位码中的码元，而可以为预设码元，例如，其可以为0。
将图7所示实施例中2n/2组第一逻辑子模块输出的码元en0至en2 n/2 -1从低位到高位依次连接，以形成最终输出的温度计码。
可选地，在上述图7示出的2n/2组第一逻辑子模块中，在0＜i≤2n/2-1的情况下，第i组第一逻辑子模块包括2n/2个第一逻辑子模块321，在i=0的情况下，第i组第一逻辑子模块（即第0组第一逻辑子模块）包括2n/2-1个第一逻辑子模块321。
具体地，第i组第一逻辑子模块中的第j个第一逻辑子模块321用于根据高位码中的第i位码元与低位码中的第j位码元得到中间结果，且根据该中间结果与高位码中的第i+1位码元得到温度计码中的第（i*2n/2+j）位码元，其中，在0＜i≤2n/2-1的情况下，0≤j≤2n /2-1，在i=0的情况下，0＜j≤2n/2-1，j为整数。
换言之，在本申请实施例中，i=0时，j不等于0且0＜j≤2n/2-1。第0组第一逻辑子模块中不包括第0个第一逻辑子模块321，该第0组第一逻辑子模块包括第1至第2n/2-1个第一逻辑子模块321。而0＜i≤2n/2-1时，0≤j≤2n/2-1，即第1组第一逻辑子模块至第2n/2-1组第一逻辑子模块中每一组第一逻辑子模块包括第0至第2n/2-1个第一逻辑子模块321。在该第i组第一逻辑子模块中，每个第一逻辑子模块321可用于输出温度计码的一个码元。作为示例，如图8所示，第j个第一逻辑子模块321可用于输出温度计码的第i组码元eni中的第j个码元eni<j>。该第j个码元eni<j>可根据高位码High<2n/2-1:0>中的第i位码元Highi、第i+1位码元Highi+1以及低位码Low<2n/2-1:0>中的第j个码元Lowj得到。该第i组码元eni中的第j个码元eni<j>可以为温度计码中的第（i*2n/2+j）位码元。
可选地，在一些实施方式中，根据上文高位码和低位码的相关技术方案，例如，2n/2位的高位码High<2n/2-1:0>中从第0位码元High0至第u位码元Highu为目标码元，而高位码High<2n/2-1:0>中第u+1位码元Highu至第2n/2-1位码元High2 n/2 -1为非目标码元，u可以为高位二进制码的值，且低位码Low<2n/2-1:0>中从第0位码元Low0至第v位码元Lowv为目标码元，而低位码Low<2n/2-1:0>中第v+1位码元Lowv至第2n/2-1位码元Low2 n/2 -1为非目标码元，v可以为低位二进制码的值。
在该情况下，若目标码元为1，非目标码元为0，则上述第i组第一逻辑子模块中的第j个第一逻辑子模块321用于将高位码High<2n/2-1:0>中的第i位码元Highi与低位码Low<2n/2-1:0>中的第j位码元Lowj执行与逻辑得到中间结果，且将该中间结果与高位码High<2n /2-1:0>中的第i+1位码元Highi+1执行或逻辑得到温度计码中的第（i*2n/2+j）位码元eni<j>。
具体地，该码元eni<j>可以通过如下公式（1）计算得到：
eni<j>=Highi+1+Lowj* Highi（1）。
该码元eni<j>所在的第i组码元eni可以通过如下公式（2）计算得到：
eni<2n/2-1:0>= Highi+1+Low<2n/2-1:0>* Highi（2）。
其中，“+”运算表示“或逻辑”，“*”运算表示“与逻辑”。
或者，若目标码元为0，非目标码元为1，则上述第i组第一逻辑子模块中的第j个第一逻辑子模块321用于将高位码High<2n/2-1:0>中的第i位码元Highi与低位码Low<2n/2-1:0>中的第j位码元Lowj执行或逻辑得到中间结果，且将该中间结果与高位码High<2n/2-1:0>中的第i+1位码元Highi+1执行与非逻辑得到温度计码中的第（i*2n/2+j）位码元eni<j>。
具体地，该码元eni<j>可以通过如下公式（3）计算得到：
eni<j>=(Highi+1*(Lowj+ Highi))’ （3）。
该码元eni<j>所在的第i组码元eni可以通过如下公式（4）计算得到：
eni<2n/2-1:0>= (Highi+1*(Low<2n/2-1:0>+ Highi))’ （4）。
其中，“+”运算表示“或逻辑”，“*”运算表示“与逻辑”，“ ’ ”运算表示非逻辑。
可以理解的是，在一些替代实施方式中，在目标码元为“1”，非目标码元为“0”的情况下，高位码和低位码可以通过非逻辑取反后，通过上述公式（3）和公式（4）转换得到温度计码，或者，在目标码元为“0”，非目标码元为“1”的情况下，高位码和低位码可以通过非逻辑取反后，通过上述公式（1）和公式（2）转换得到温度计码。
通过上述方案可知，该组合逻辑模块320中，2n-1个第一逻辑子模块321不仅可以结构相同，且该第一逻辑子模块321的逻辑实现也较为简单，在能够有效的对高位码和低位码中的码元进行组合转换得到温度计码的同时，还能够提高转换效率，从而使得温度计码能够快速输出。
当n=4，即高位码与低位码的位数也均为4时，图9示出了本申请实施例提供的一种组合逻辑模块320的示意性结构框图。
如图9所示，该组合逻辑模块320用于接收4位高位码High<3:0>以及4位低位码Low<3:0>，且输出16位的温度计码en<15:0>。
该组合逻辑模块320包括4×4，即16个逻辑子模块，该16个逻辑子模块由15个上述第一逻辑子模块321和1个第二逻辑子模块322组成。
可选地，该第一逻辑子模块321和第二逻辑子模块322可以为逻辑子电路，该15个第一逻辑子电路的电路结构可相同，每个第一逻辑子电路可包括三个输入端Higha、Highb、Lowa以及一个输出端en。1个第二逻辑子电路可以为缓冲门（buffer），用于输出预设码元“0”作为温度计码en<15:0>的第0位码元en0<0>。
在15个第一逻辑子模块321中，最下排的3个第一逻辑子模块321可以为上文实施例中的第0组第一逻辑子模块，其用于接收High0和High1，且分别接收Low1至Low3，以输出温度计码en<15:0>的第1位码元en0<1>至第3位码元en0<3>。类似地，倒数第二排的4个第一逻辑子模块321可以为上文实施例中的第一组第一逻辑子模块，其用于接收High1和High2，且分别接收Low0至Low3，以输出温度计码en<15:0>的第4位码元en1<0>至第7位码元en1<3>。第二排的4个第一逻辑子模块321可以为上文实施例中的第二组第一逻辑子模块，其用于接收High2和High3，且分别接收Low0至Low3，以输出温度计码en<15:0>的第8位码元en2<0>至第11位码元en2<3>。第一排的4个第一逻辑子模块321可以为上文实施例中的第三组第一逻辑子模块，其用于接收High3和High4，且分别接收Low0至Low3，以输出温度计码en<15:0>的第12位码元en3<0>至第15位码元en3<3>，其中，High4=0。
作为一种示例，当高位码和低位码中的目标码元为“1”时，图10示出了一种第一逻辑子模块321的示意性逻辑电路图，在该实施例中，第一逻辑子模块321也可以称之为第一逻辑子电路。
如图10所示，在该第一逻辑子电路中，包括三个电路输入端和一个电路输出端，其中，第一电路输入端Higha和第二电路输入端Highb用于输入高位二进制码中的2个码元，第三电路输入端Lowa用于输入低位二进制码中的1个码元，电路输出端en用于输出温度计码中的1个码元。
第一电路输入端Higha和第三电路输入端Lowa连接于与门and，该与门and的输出端和第二电路输入端Highb连接于或门or输入端，该或门or的输出端连接于电路输出端en。
作为另一示例，当高位码和低位码中的目标码元为“0”时，图11示出了另一第一逻辑子模块321的示意性逻辑电路图，在该实施例中，第一逻辑子模块321也可以称之为第一逻辑子电路。
如图11所示，在该第一逻辑子电路中，第一电路输入端Higha和第三电路输入端Lowa连接于或门or，该或门or的输出端和第二电路输入端Highb连接于与非门nand的输入端，该非门nand的输出端连接于电路输出端en。
可选地，如图10和图11所示，该第一逻辑子电路还可以包括：缓冲门buffer。在图10所示实施例中，或门or的输出端可通过该缓冲门buffer连接于电路输出端en。即或门or的输出端连接于缓冲门buffer的输入端，该缓冲门buffer的输出端连接于电路输出端en。在图11所示实施例中，与非门nand的输出端可通过该缓冲门buffer连接于电路输出端en。即与非门nand的输出端连接于缓冲门buffer的输入端，该缓冲门buffer的输出端连接于电路输出端en。
在上述图10和图11所示实施例中，若该第一逻辑子电路为2n-1个第一逻辑子电路中第i组第一逻辑子电路中的第j个第一逻辑子电路，其第一电路输入端Higha用于输入高位二进制码中的第i位码元，第二电路输入端Highb用于输入高位二进制码中的第i+1位码元，第三电路输入端Lowa用于输入低位二进制码中的第i位码元，电路输出端en用于输出温度计码中的第（i*2n/2+j）位码元。
需要说明的是，图10和图11仅作为示意而非限定示出了本申请实施例提供的两种第一逻辑子电路的逻辑电路示意图，除了该图10所示的技术方案以外，第一逻辑子电路还可以通过其它电路结构（例如其它类型的逻辑门）实现，旨在用于将二进制码对应的高位码和低位码转换为温度计码即可。另外，码元的与逻辑、或逻辑和与非逻辑除了直接利用上述图10和图11中所示的与门、或门和与非门以外，还可以通过其它类型的逻辑门实现，本申请实施例对该第一逻辑子电路的具体电路结构不做限定。
可选地，上述图9中所示的第二逻辑子电路的时延可以与该第一逻辑子电路的时延保持一致。具体地，该第二逻辑子电路的时延可以为信号由第二逻辑子模块的输入端传输至输出端所需要的时间，类似地，该第一逻辑子电路的时延可以为信号由第一逻辑子模块的输入端传输至输出端所需要的时间。
可选地，第二逻辑子电路可包括缓冲门buffer，以使得该第二逻辑子电路输出的第0位温度计码与第一逻辑子电路输出的其它位温度计码的时延保持一致，从而保证该二进制码转温度计码的装置的转换性能。
可选地，在第一逻辑子电路和第二逻辑子电路均包括缓冲门buffer，且该缓冲门buffer的缓冲时间相同的情况下，该第二逻辑子电路中缓冲门buffer的数量可以大于第一逻辑子电路中缓冲门buffer的数量，或者，在第一逻辑子电路和第二逻辑子电路均有一个缓冲门的情况下，第二逻辑子电路的缓冲门带来的延时时间比第一逻辑子电路的缓冲门带来的延时时间更长。
在上文实施例的基础上，图12示出了本申请实施例提供的另一二进制码转温度计码的装置300的示意性结构框图。
如图12所示，在该装置300中，译码模块310的相关技术方案可以与上文图4所示实施例的技术方案相同，此处不做过多赘述。
组合逻辑模块320包括2n/2组第一逻辑子模块和一个第二逻辑子模块322。在该2n/2组第一逻辑子模块中，除第0组第一逻辑子模块以外，其它每组第一逻辑子模块包括2n/2个第一逻辑子模块321，第0组第一逻辑子模块包括2n/2-1个第一逻辑子模块321。
第二逻辑子模块322用于输出第0位温度计码en0<0>。第0组第一逻辑子模块用于输出第0组温度计码en0<2n/2-1:1>，第1组第一逻辑子模块用于输出第1组温度计码en1<2n/2-1:0>，依次类推，第2n/2-1组第一逻辑子模块用于输出第2n/2-1组温度计码en2 n/2 -1<2n/2-1:0>。将该多组温度计码由第0组依次排列至第2n/2-1组，且结合第0位温度计码en0<0>，即可得到2n位的温度计码en<2n-1:0>。
在n=4的情况下，译码模块310用于输入4比特位的二进制码，通过译码模块310转换后分别得到4比特位的高位码和4比特位的低位码，该高位码和低位码通过组合逻辑模块320转换后，得到16比特位的温度计码。
在译码模块310转换得到的高位码和低位码中目标码元为“1”，非目标码元为“0”的情况下，下面表2示出了一种通过本申请实施例的装置300实现的4位二进制码（B<3:0>）转16位温度计码（en<15:0>）的真值表，其中，Dec表示十进制码。
表2
Figure 480537DEST_PATH_IMAGE001
在译码模块310转换得到的高位码和低位码中目标码元为“0”，非目标码元为“1”的情况下，在上述表2所示的真值表中，除了High<3:0>与Low<3:0>的值取反以外，其它值不变。
通过上文实施例的技术方案，提供了一种二进制码转温度计码的装置300，该装置300的电路结构简单清晰，功耗较低。且该装置300可实现每个码元的延迟时间一致且短，从而在高速数据传输中保证数据传输的同步正确接收。当二进制码的传输速度较快时，该装置300可将二进制码快速且准确转换为温度计码来使用，且转换速度能够跟踪上输入的二进制码的速度。进一步地，本申请实施例的装置300由于电路结构简单，仅包含译码模块和组合逻辑模块两层逻辑电路，在版图绘制时，可避免复杂的版图走线（例如避免交叉走线），同时也减小了寄生和面积。
另外，通过该装置300转换得到的温度计码可用于输入控制模块，以使得该控制模块根据该温度计码实现控制功能。
作为示例，该控制模块可包括开关阵列，该温度计码中的每一个码元可用于控制该开关阵列中的一个开关。每个开关控制的单元权重是一致的，例如码元“1”可指示开关打开，码元“0”可指示开关关闭。仅需通过控制温度计码中码元“1”的个数即可控制开关阵列中打开开关的数量。
通过该温度计码控制控制模块，不仅保证了控制方式的方便和准确实现，同时实现了线性度和单调性俱佳的控制调节功能。
本申请还提供一种电子设备，该电子设备可包括上述控制模块以及如上述任一实施例中的二进制码转温度计码的装置300，该装置300用于将n位二进制码转换为对应的温度计码，控制模块用于接收温度计码且根据温度计码实现控制功能。
在一些实施方式中，电子设备可包括LC振荡电路，控制模块包括2n个开关组成的开关阵列，开关阵列中的每个开关连接于LC振荡电路中的一个电容，该开关阵列用于接收温度计码且根据温度计码控制LC振荡电路中处于工作状态的电容的数量。
具体地，LC振荡电路可包括2n个电容，该2n个电容的电容值相同，且该2n个电容与开关阵列中的2n个一一对应。温度计码中的每一位码元用于控制开关阵列中的一个开关，当该开关闭合时，与该开关连接的电容连接入LC振荡电路，其作为工作电容产生振荡，反之，当该开关断开时，与该开关连接的电容与LC振荡电路断开，其不作为LC振荡电路的工作电容。
通过该实施方式的技术方案，控制模块与二进制码转温度计码的装置300的相互配合，可实现对LC振荡电路中电容的线性和单调性控制，从而保证LC振荡电路的增益的线性度以提升LC振荡电路的整体性能。
除了上述LC振荡电路以外，本申请实施例提供的控制模块和二进制码转温度计码的装置300还可以适用于其它温度计码适用的控制场景，本申请实施例对此不做具体限定。
应理解，本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。
例如，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
又例如，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所公开的内容。
应理解，在本申请实施例和所附权利要求书中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。例如，在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“上述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或模块的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种二进制码转温度计码的装置，其特征在于，包括：
译码模块，用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，且将所述n位二进制码中低n/2位的低位二进制码转换为2n/2位的低位码，其中，所述高位码中目标码元的数量与所述高位二进制码的值相关，所述低位码中目标码元的数量与所述低位二进制码的值相关，所述目标码元为0或1，n为正偶数；
组合逻辑模块，包括多个逻辑子模块，所述多个逻辑子模块的时延相同，且所述多个逻辑子模块用于将所述高位码中的码元和所述低位码中的码元组合，以得到所述n位二进制码对应的温度计码。
2.根据权利要求1所述的装置，其特征在于，所述高位码中目标码元的数量与所述高位二进制码的值相关包括：所述高位码中第0位至第u位为所述目标码元，所述高位码中除所述第0位至第u位以外的其它位为非目标码元，其中，u为所述高位二进制码的值，0≤u≤2n /2-1；
所述低位码中目标码元的数量与所述低位二进制码的值相关包括：所述低位码中第0位至第v位为所述目标码元，所述低位码中除所述第0位至第v位以外的其它位为非目标码元，其中，v为所述低位二进制码的值，0≤v≤2n/2-1；
在所述目标码元为1时，所述非目标码元为0，或者，在所述目标码元为0时，所述非目标码元为1。
3.根据权利要求2所述的装置，其特征在于，所述译码模块包括多个相同的译码子模块，所述多个相同的译码子模块用于对所述高位二进制码和所述低位二进制码进行转换以得到所述高位码和所述低位码。
4.根据权利要求3所述的装置，其特征在于，所述译码模块包括两个相同的译码子模块，所述两个相同的译码子模块中第一译码子模块用于对所述高位二进制码进行转换以得到所述高位码，所述两个相同的译码子模块中第二译码子模块用于对所述低位二进制码进行转换以得到所述低位码。
5.根据权利要求1所述的装置，其特征在于，所述多个逻辑子模块包括：2n-1个第一逻辑子模块和一个第二逻辑子模块，所述一个第二逻辑子模块用于将所述温度计码中的第0位码元输出为预设码元，所述2n-1个第一逻辑子模块相同，且用于将所述高位码中的码元和所述低位码中的码元组合以输出所述温度计码中第1位码元至第2n-1位码元。
6.根据权利要求5所述的装置，其特征在于，所述2n-1个第一逻辑子模块包括2n/2组第一逻辑子模块，其中，第i组第一逻辑子模块中的每个第一逻辑子模块用于根据所述高位码中的第i位码元与所述低位码中的多位码元得到多个中间结果，且根据所述多个中间结果与所述高位码中的第i+1位码元得到所述温度计码中的多位码元，其中，0≤i≤2n/2-1，i为整数。
7.根据权利要求6所述的装置，其特征在于，在0＜i≤2n/2-1的情况下，所述第i组第一逻辑子模块包括2n/2个第一逻辑子模块，在i=0的情况下，所述第i组第一逻辑子模块包括2n /2-1个第一逻辑子模块；
其中，所述第i组第一逻辑子模块中的第j个第一逻辑子模块用于根据所述高位码中的第i位码元与所述低位码中的第j位码元得到所述多个中间结果中的第j个中间结果，且根据所述第j个中间结果与所述高位码中的第i+1位码元得到所述温度计码中的第（i*2n/2+j）位码元，其中，在0＜i≤2n/2-1的情况下，0≤j≤2n/2-1，在i=0的情况下，0＜j≤2n/2-1，j为整数。
8.根据权利要求7所述的装置，其特征在于，所述目标码元为1，非目标码元为0；
所述第j个第一逻辑子模块用于将所述高位码中的第i位码元与所述低位码中的第j位码元执行与逻辑得到所述第j个中间结果，且将所述第j个中间结果与所述高位码中的第i+1位码元执行或逻辑得到所述温度计码中的第（i*2n/2+j）位码元。
9.根据权利要求7所述的装置，其特征在于，所述目标码元为0，非目标码元为1；
所述第j个第一逻辑子模块用于将所述高位码中的第i位码元与所述低位码中的第j位码元执行或逻辑得到所述第j个中间结果，且将所述第j个中间结果与所述高位码中的第i+1位码元执行与非逻辑得到所述温度计码中的第（i*2n/2+j）位码元。
10.根据权利要求1至9中任一项所述的装置，其特征在于，所述译码模块和/或所述组合逻辑模块为包括逻辑门的逻辑电路。
11.根据权利要求10所述的装置，其特征在于，所述译码模块包括译码器电路，所述译码器电路中任一输入端至与所述输入端相连的任一输出端之间的逻辑门数量相同。
12.根据权利要求10所述的装置，其特征在于，所述译码模块包括两个结构相同的译码器电路，在n=4的情况下，所述译码器电路包括两个电路输入端和四个电路输出端，所述两个电路输入端用于输入2位的高位二进制码或低位二进制码，所述四个电路输出端用于输出4位的高位码或低位码；
所述四个电路输出端中第一电路输出端连接于缓冲门，用于输出所述高位码或低位码中第零位预设码元；
所述两个电路输入端中的第一电路输入端和第二电路输入端连接于或非门的输入端，所述或非门的输出端连接于第一非门的输入端，所述第一非门的输出端连接于所述四个电路输出端中的第二电路输出端，用于输出所述高位码或低位码中第一位码元；
所述两个电路输入端中的第二电路输入端连接于第二非门的输入端，所述第二非门的输出端连接于第三非门的输入端，所述第三非门的输出端连接于所述四个电路输出端中的第三电路输出端，用于输出所述高位码或低位码中第二位码元；
所述两个电路输入端中的第一电路输入端和第二电路输入端连接于与非门的输入端，所述与非门的输出端连接于第四非门的输入端，所述第四非门的输出端连接于所述四个电路输出端中的第四电路输出端，用于输出所述高位码或低位码中第三位码元。
13.根据权利要求10所述的装置，其特征在于，所述组合逻辑模块包括：组合逻辑电路，所述组合逻辑电路包括2n-1个第一逻辑子电路和一个第二逻辑子电路，所述一个第二逻辑子电路用于将所述温度计码中的第0位码元输出为预设码元，所述2n-1个第一逻辑子电路的电路相同，且用于将所述高位码中的码元和所述低位码中的码元组合以输出所述温度计码中第1位码元至第2n-1位码元。
14.根据权利要求13所述的装置，其特征在于，所述2n-1个第一逻辑子电路中任一第一逻辑子电路的时延和所述一个第二逻辑子电路的时延相同。
15.根据权利要求13所述的装置，其特征在于，所述第一逻辑子电路包括三个电路输入端和一个电路输出端，所述三个电路输入端中的第一电路输入端和第二电路输入端用于输入所述高位二进制码中的2个码元，所述三个电路输入端中的第三电路输入端用于输入所述低位二进制码中的1个码元，所述电路输出端用于输出所述温度计码中的1个码元；
在所述目标码元为1的情况下，所述第一电路输入端和所述第三电路输入端连接于与门的输入端，所述与门的输出端和所述第二电路输入端连接于或门的输入端，所述或门的输出端连接于所述电路输出端，或者，
在所述目标码元为0的情况下，所述第一电路输入端和所述第三电路输入端连接于或门的输入端，所述或门的输出端和所述第二电路输入端连接于与非门的输入端，所述与非门的输出端连接于所述电路输出端。
16.根据权利要求1至9中任一项所述的装置，其特征在于，所述译码模块和/或所述组合逻辑模块为数字芯片中的功能模块。
17.根据权利要求1至9中任一项所述的装置，其特征在于，所述温度计码用于输入控制模块，以使得所述控制模块根据所述温度计码实现控制功能。
18.一种电子设备，其特征在于，包括：控制模块，以及
如权利要求1至17中任一项所述的装置，所述装置用于将n位二进制码转换为对应的温度计码，所述控制模块用于接收所述温度计码且根据所述温度计码实现控制功能。
19.根据权利要求18所述的电子设备，其特征在于，所述电子设备包括LC振荡电路，所述LC振荡电路包括2n个电容值相同的电容，所述控制模块包括由2n个开关组成的开关阵列，所述开关阵列中的每个开关连接于所述LC振荡电路中的一个电容，所述开关阵列用于接收所述温度计码且根据所述温度计码控制所述LC振荡电路中处于工作状态的电容的数量。
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