CN110515419B - 一种优化格雷码编码方式实现跨时钟域的装置 - Google Patents
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Abstract
本发明提供了一种优化格雷码编码方式实现跨时钟域的装置，通过在原有格雷码转换电路基础上，通过增加2bit指示信号，实现了非2的n次幂地址编码转换逻辑时，在最大值与0地址之间的过渡期间，只根据新增的2bit指示信号进行判断，在其他情况下，仍然采用标准的格雷码转换逻辑。本发明从跨时钟处理的效果上看，编码后仍然可以保证有效的地址指示信号只发生一bit变化，原理上保证了时钟跨接处理的正确性，并与标准的格雷码转换效果相当。
Description
技术领域
本发明属于信号处理技术领域，尤其是涉及一种优化格雷码编码方式实现跨时钟域的装置。
背景技术
随着时间的推移，集成电路行业发展至今，已有类似如Intel这样先进的foundry，提出迈入10nm制程的规划。高集成度的推行，也使芯片规模越来越大，功能越来越复杂，目前SOC的内部时钟高度复杂，导致跨时钟域的接口越来越多。针对这些异步信号的处理方法多种多样，在最常用的异步FIFO实现的跨时钟域处理中个，大量采用格雷码编码的方式实现读写指针的跨时钟域处理。
格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，虽然自然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，例如从十进制的3转换为4时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而格雷码则没有这一缺点，它在相邻位间转换时，只有一位产生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。由于这种编码相邻的两个码组之间只有一位不同，引起数字量发生变化时，格雷码仅改变一位，这样与其它编码同时改变两位或多位的情况相比更为可靠，即可减少出错的可能性。
然而采用格雷码实现地址指针的跨时钟域处理时，根据格雷码编解码方式的特点，需要地址变化范围必须是2的N次方，当地址变化范围不满足2的N次方时，地址回0时就不能保证格雷码是单bit跳变的了，很难保证跨接后采样的正确性。
发明内容
有鉴于此，本发明旨在提出一种优化格雷码编码方式实现跨时钟域的装置，通过增加2bit指示信号和2个mux逻辑，实现了n>2的任意深度的地址指针的跨时钟域处理。
为达到上述目的，本发明的技术方案是这样实现的：
一种优化格雷码编码方式实现跨时钟域的装置，包括flag_gen模块、bin2gray模块、gray2bin模块、以及flag_sel模块，其中，flag_gen模块的输入端为地址指针的最大值addr_max以及第一时钟域下的地址指针addr_in，输出端一方面连接第四D触发器的D端，另一方面分别连接第一多路选择器m1和第二多路选择器m2的输入端，第四触发器的Q端连接第五触发器的D端，第五触发器的Q端连接第六触发器的D端，第六触发器的Q端连接flag_sel模块的输入端，第一多路选择器的输入端还连接第一时钟域下的地址指针addr_in，第一多路选择器m1的输出端连接bin2gray模块的输入端，bin2gray模块的输出端连接第二多路选择器m2的输入端，第二多路选择器的输出端连接第一D触发器的D端，第一D触发器的Q端连接第二D触发器的D端，第二D触发器的Q端连接第三触发器的D端，第三触发器的Q端连接gray2bin模块的输入端，gray2bin模块的输出端连接flag_sel模块的输入端，第一D触发器、第四D触发器的CP端连接第一时钟，第二D触发器、第三D触发器、第五D触发器、第六D触发器的CP端连接第二时钟。
进一步的，所述bin2gray模块为标准的二进制数据向格雷码的转换逻辑。
进一步的，所述gray2bin模块为标准的格雷码向二进制数据转换的逻辑。
进一步的，所述flag_gen模块为编码器，其功能为：
当addr_in的值与addr_max的值相等时，flag_gen输出的2bit信号值为10，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–1的值相等时，flag_gen输出的2bit信号值为11，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–2的值相等时，flag_gen输出的2bit信号值为01，flag_gen控制m2给D1触发器的信号为bin2gray的输出值，flag_gen控制m1给bin2gray模块的输入信号为addr_max-3；
在其他情况下，flag_gen输出的2bit信号值为00，flag_gen控制m2给D触发器的输入为bin2gray的输出值，flag_gen控制m1给bin2gray的输入为addr_in。
进一步的，在第二时钟域下经过连续两次打拍消除亚稳态后，在flag_sel模块中实现地址指针的恢复，其功能为：
当输入flag_sel的2bit指示信号为10时，addr_out的值为addr_max；
当输入flag_sel的2bit指示信号为11时，addr_out的值为addr_max-1；
当输入flag_sel的2bit指示信号为01时，addr_out的值为addr_max–2；
当输入flag_sel的2bit指示信号为00时，addr_out的值为gray2bin的输出值。
相对于现有技术，本发明所述的一种优化格雷码编码方式实现跨时钟域的装置具有以下优势：
(1)本发明通过在原有格雷码转换电路基础上，通过增加2bit指示信号，实现了非2的n次幂地址编码转换逻辑时，在最大值与0地址之间的过渡期间，只根据新增的2bit指示信号进行判断，在其他情况下，仍然采用标准的格雷码转换逻辑。
(2)本发明从跨时钟处理的效果上看，编码后仍然可以保证有效的地址指示信号只发生一bit变化，原理上保证了时钟跨接处理的正确性，并与标准的格雷码转换效果相当
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例所述的一种优化格雷码编码方式实现跨时钟域的装置逻辑电路示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面将参考附图并结合实施例来详细说明本发明。
如图1所示为本发明的逻辑电路，包括flag_gen模块、bin2gray模块、gray2bin模块、以及flag_sel模块，其中，flag_gen模块的输入端为地址指针的最大值addr_max以及第一时钟域下的地址指针addr_in，输出端一方面连接第四D触发器的D端，另一方面分别连接第一多路选择器m1和第二多路选择器m2的输入端，第四触发器的Q端连接第五触发器的D端，第五触发器的Q端连接第六触发器的D端，第六触发器的Q端连接flag_sel模块的输入端，第一多路选择器的输入端还连接第一时钟域下的地址指针addr_in，第一多路选择器m1的输出端连接bin2gray模块的输入端，bin2gray模块的输出端连接第二多路选择器m2的输入端，第二多路选择器的输出端连接第一D触发器的D端，第一D触发器的Q端连接第二D触发器的D端，第二D触发器的Q端连接第三触发器的D端，第三触发器的Q端连接gray2bin模块的输入端，gray2bin模块的输出端连接flag_sel模块的输入端，第一D触发器、第四D触发器的CP端连接第一时钟，第二D触发器、第三D触发器、第五D触发器、第六D触发器的CP端连接第二时钟。
图中，地址指针的最大值为addr_max，在clk_1时钟域下的地址指针为addr_in，地址指针的bit位宽为n，其中n>2。经过本文所述逻辑电路转换后，在clk_2时钟下输出的地址指针为addr_out。图中：
(1)Clk_1为地址指针addr_in的产生时钟，经过本逻辑电路跨时钟域处理后，跨接到clk_2时钟域，产生addr_out地址指针输出。Addr_max为一个常量，表示地址指针的最大值时多少。
(2)bin2gray模块为标准的二进制数据向格雷码的转换逻辑。Gray2bin模块为标准的格雷码向二进制数据转换的逻辑。该逻辑电路共有6组D触发器。
(3)flag_gen模块为一个编码器，其功能为：
当addr_in的值与addr_max的值相等时，flag_gen输出的2bit信号值为10，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–1的值相等时，flag_gen输出的2bit信号值为11，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–2的值相等时，flag_gen输出的2bit信号值为01，flag_gen控制m2给D1触发器的信号为bin2gray的输出值，flag_gen控制m1给bin2gray模块的输入信号为addr_max-3；
在其他情况下，flag_gen输出的2bit信号值为00，flag_gen控制m2给D触发器的输入为bin2gray的输出值，flag_gen控制m1给bin2gray的输入为addr_in；
(4)在clk_2时钟域下经过连续两次打拍消除亚稳态后，在flag_sel模块中实现地址指针的恢复，其功能为：
当输入flag_sel的2bit指示信号为10时，addr_out的值为addr_max；
当输入flag_sel的2bit指示信号为11时，addr_out的值为addr_max-1；
当输入flag_sel的2bit指示信号为01时，addr_out的值为addr_max–2；
当输入flag_sel的2bit指示信号为00时，addr_out的值为gray2bin的输出值。
综上所述，本申请所采用的编码规则如下表所示，为了表述方便，假设n为4，地址指针的最大值addr_max为13，表中addr为地址指针，flag为2bit位宽跨时钟域的指示信号，gray为4bit位宽跨时钟域编码信号。则他们的编码规则如表1：
表1
需要着重说明的是，当地址指针addr从11跳变到12时，因为此时addr_out的输出结果只根据2bit的flag信号产生，与gray的跳变无关，因此可以保证仍然可以看做时只有1bit发生跳变。
本发明在传统的格雷码转换电路的基础上，增加了2bit指示信号，通过对编解码逻辑规则的改动，实现了时钟跨接逻辑设计。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种优化格雷码编码方式实现跨时钟域的装置，其特征在于：包括flag_gen模块、bin2gray模块、gray2bin模块、以及flag_sel模块，其中，flag_gen模块的输入端为地址指针的最大值addr_max以及第一时钟域下的地址指针addr_in，输出端一方面连接第四D触发器的D端，另一方面分别连接第一多路选择器m1和第二多路选择器m2的输入端，第四D触发器的数据输出管脚Q端连接第五D触发器的数据输入管脚D端，第五D触发器的数据输出管脚Q端连接第六D触发器的数据输入管脚D端，第六D触发器的数据输出管脚Q端连接flag_sel模块的输入端，第一多路选择器的输入端还连接第一时钟域下的地址指针addr_in，第一多路选择器m1的输出端连接bin2gray模块的输入端，bin2gray模块的输出端连接第二多路选择器m2的输入端，第二多路选择器的输出端连接第一D触发器的数据输入管脚D端，第一D触发器的数据输出管脚Q端连接第二D触发器的数据输入管脚D端，第二D触发器的数据输出管脚Q端连接第三触发器的数据输入管脚D端，第三触发器的数据输出管脚Q端连接gray2bin模块的输入端，gray2bin模块的输出端连接flag_sel模块的输入端，第一D触发器、第四D触发器的时钟管脚CP端连接第一时钟，第二D触发器、第三D触发器、第五D触发器、第六D触发器的时钟管脚CP端连接第二时钟；
所述flag_gen模块为编码器，其功能为：
当addr_in的值与addr_max的值相等时，flag_gen输出的2bit信号值为10，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–1的值相等时，flag_gen输出的2bit信号值为11，flag_gen控制m2给D1触发器的信号为0；
当addr_in的值与addr_max–2的值相等时，flag_gen输出的2bit信号值为01，flag_gen控制m2给D1触发器的信号为bin2gray的输出值，flag_gen控制m1给bin2gray模块的输入信号为addr_max-3；
在其他情况下，flag_gen输出的2bit信号值为00，flag_gen控制m2给D触发器的输入为bin2gray的输出值，flag_gen控制m1给bin2gray的输入为addr_in。
2.根据权利要求1所述的一种优化格雷码编码方式实现跨时钟域的装置，其特征在于：所述bin2gray模块为标准的二进制数据向格雷码的转换逻辑。
3.根据权利要求1所述的一种优化格雷码编码方式实现跨时钟域的装置，其特征在于：所述gray2bin模块为标准的格雷码向二进制数据转换的逻辑。
4.根据权利要求1所述的一种优化格雷码编码方式实现跨时钟域的装置，其特征在于：在第二时钟域下经过连续两次打拍消除亚稳态后，在flag_sel模块中实现地址指针的恢复，其功能为：
当输入flag_sel的2bit指示信号为10时，addr_out的值为addr_max；
当输入flag_sel的2bit指示信号为11时，addr_out的值为addr_max -1；
当输入flag_sel的2bit指示信号为01时，addr_out的值为addr_max -2；
当输入flag_sel的2bit指示信号为00时，addr_out的值为gray2bin的输出值。
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