CN109308275B - 一种正交编码脉冲的转换系统及方法 - Google Patents

一种正交编码脉冲的转换系统及方法 Download PDF

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Abstract

本发明公开了一种正交编码脉冲的转换系统及方法，该系统包括绝对值编码器接口、485电路、FPGA、DSP及差分驱动电路，绝对值编码器接口通过485电路连接于FPGA，FPGA分别连接于DSP及差分驱动电路；绝对值编码器接口按照预设的时间间隔接收电机的绝对位置数据；FPGA通过485电路接收绝对位置数据，并通过FPGA及DSP将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差，并依据位置偏差获取当前位置值，通过差分驱动电路输出A、B、Z脉冲。该发明的有益效果为：转换出来的正交编码器脉冲个数既准确无误又不会造成脉冲的丢失，而且可以将多位的绝对值编码器位置以任意的形式转换为任意数量的脉冲个数。

Description

一种正交编码脉冲的转换系统及方法
技术领域
本发明涉及伺服电机的绝对值位置转A、B、Z脉冲技术领域，尤其涉及一种正交编码脉冲的转换系统及方法。
背景技术
随着今年来绝对值编码器发展迅速，越来越多性价比较高的高精度绝对值编码器正应用于伺服电机当中，而传统的全闭环数控系统接收的是装备在伺服电机上的增量式编码器的正交脉冲信号。因此装备在伺服电机上的绝对式编码器预与传统的全闭环数控系统通信，则需要将绝对式编码器的绝对位置数据转换为正交编码脉冲。
发明内容
本发明的目的在于解决现有技术中装备在伺服电机上的绝对式编码器预与传统的全闭环数控系统通信，则需要将绝对式编码器的绝对位置数据转换为正交编码脉冲的问题，提供一种正交编码脉冲的转换系统及方法。
本发明解决其技术问题所采用的技术方案是：
一方面，提供一种正交编码脉冲的转换系统，包括绝对值编码器接口、485电路、FPGA、DSP及差分驱动电路，所述绝对值编码器接口通过所述485电路连接于所述FPGA，所述FPGA分别连接于所述DSP及所述差分驱动电路；
所述绝对值编码器接口设置于电机中，按照预设的时间间隔通过所述绝对值编码器接口接收电机的绝对位置数据；所述FPGA通过所述485电路接收所述绝对位置数据，并通过所述FPGA及所述DSP将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差，并依据所述位置偏差获取当前位置值，从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，通过所述差分驱动电路输出A、B脉冲，依据所述当前位置值获取Z脉冲并通过所述差分驱动电路输出所述Z脉冲。
在本发明所述的转换系统中，所述绝对值编码器接口通过两路双向线路连接至所述485线。
在本发明所述的转换系统中，所述485线通过一路输出线路及两路输入线路连接至所述FPGA，从而将所述绝对值编码器接口的两路信号转换为485信号以进行传输。
在本发明所述的转换系统中，所述FPGA通过三路输出线路连接至所述差分驱动电路以输出所述AB脉冲及所述Z脉冲。
另一方面，提供一种正交编码脉冲的转换方法，采用如上所述的转换系统，包括：
按照预设的时间间隔接收电机的绝对位置数据；
将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差；
依据所述位置偏差产生的脉冲及上一次读到的绝对位置数据获取当前位置值；
从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，依据所述当前位置值获取Z脉冲，通过所述差分驱动电路输出A、B、Z脉冲。
在本发明所述的转换方法中，所述依据所述位置偏差产生的脉冲及上一次读到的绝对位置数据获取当前位置值，包括：
若所述位置偏差大于0且所述位置偏差小于或等于预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差小于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差等于0，则直接获取上一次读到的绝对位置数据作为当前位置值；
若所述位置偏差小于0且所述位置偏差小于或等于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差大于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值。
上述公开的一种正交编码脉冲的转换系统及方法具有以下有益效果：将绝对值编码器的位置数据转换为正交编码脉冲A、B信号和零点Z信号，通过本正交编码系统，其转换出来的正交编码器脉冲个数既准确无误又不会造成脉冲的丢失，而且可以将多位的绝对值编码器位置以任意的形式转换为任意数量的脉冲个数。
附图说明
图1为本发明一实施例提供的一种正交编码脉冲的转换系统的结构示意图；
图2为本发明一实施例提供的一种正交编码脉冲的转换方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明提供了一种正交编码脉冲的转换系统100及方法，其目的在于，将绝对值编码器的位置数据转换为正交编码脉冲A、B信号和零点Z信号，通过本正交编码系统，其转换出来的正交编码器脉冲个数既准确无误又不会造成脉冲的丢失，而且可以将多位的绝对值编码器位置以任意的形式转换为任意数量的脉冲个数。
参见图1，图1为本发明一实施例提供的一种正交编码脉冲的转换系统100的结构示意图，正交编码脉冲的转换系统100包括绝对值编码器接口1、485电路2、FPGA(Field-Programmable Gate Array，现场可编程门阵列)3、DSP(Digital Signal Processing，数字信号处理)4及差分驱动电路5，所述绝对值编码器接口1通过所述485电路2连接于所述FPGA3，所述FPGA3分别连接于所述DSP4及所述差分驱动电路5；
所述绝对值编码器接口1设置于电机中，从而使所述绝对值编码器接口1按照预设的时间间隔接收电机的绝对位置数据；所述FPGA3通过所述485电路2接收所述绝对位置数据，并通过所述FPGA3及所述DSP4将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差，并依据所述位置偏差获取当前位置值，从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，通过所述差分驱动电路5输出A、B脉冲，并输出与A、B脉冲同步的Z脉冲。所述绝对值编码器接口1通过两路双向线路连接至所述485线。所述485线通过一路输出线路及两路输入线路连接至所述FPGA3，从而将所述绝对值编码器接口1的两路信号转换为485信号以进行传输。所述FPGA3通过三路输出线路连接至所述差分驱动电路5以输出所述A、B脉冲及所述Z脉冲。
可见，FPGA3不仅实现了控制485与绝对值编码器通信，读取绝对位置数据，而且实现了将绝对式编码器的绝对位置数据转换为正交编码脉冲的功能。优选的，FPGA3采用的型号是LCMXO2-4000HC，LCMXO2系列成本低，功耗小，内部自带2个锁相环，芯片有4320个逻辑单元数，芯片管脚为144个，可用IO有114个，采用该芯片可满足要求本转换系统100的计算要求。
FPGA3通过verilog(Verilog HDL是一种硬件描述语言，HDL：HardwareDescription Language)编程实现的信号输入输出如下：
1、CLK为主时钟；
2、A、B、Z为输出；
3、RSTn上电复位信号输入；
4、17位绝对值编码器绝对值位置值输入；
5、辅助时钟输出；
6、编码器读取周期输入。
参见图2，图2为本发明一实施例提供的一种正交编码脉冲的转换方法的流程图，该正交编码脉冲的转换方法采用如上所述的转换系统100实现，该转换方法包括步骤S1-S4：
S1、按照预设的时间间隔接收电机的绝对位置数据；所述步骤S1包括子步骤S11-S12：
S11、设置所述时间间隔内的电机转数以使在所述时间间隔内产生多个脉冲信号；例如：本次与上一次位置的时间间隔是一个固定的时间，该时间内假设产生的脉冲个数以电机9000rpm/min，在该时间间隔里面可以产生Q个脉冲。
S12、通过所述绝对值编码器按照所述时间间隔获取所述电机的绝对位置数据，并通过所述485线传送至所述FPGA3。
S2、将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差；步骤S2包括子步骤S21-S23：
S21、藉由小数分频的方式使多个所述脉冲信号均匀地分布在所述时间间隔内；绝对位置要转换为A、B正交脉冲，就是需要将每个时间间隔的ΔX脉冲个数均匀的分布在固定的时间中，在这里使用任意小数分频的方式实现。
S22、将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较；例如：将本次读到的位置数据与上一次读到的位置数据进行比较，即本次和上一次的位置偏差ΔX。
S23、输出所述位置偏差及其脉冲个数。
S3、依据所述位置偏差产生的脉冲及上一次读到的绝对位置数据获取当前位置值；步骤S3包括以下几种情况：
若所述位置偏差大于0且所述位置偏差小于或等于预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值(当前新读到的绝对位置数据)；优选的，该步骤中，位置偏差需要修正为新读到的位置数据2N+1上一次读取到的位置数据。
若所述位置偏差小于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值(当前新读到的绝对位置数据)；
若所述位置偏差等于0，则直接获取上一次读到的绝对位置数据作为当前位置值；
若所述位置偏差小于0且所述位置偏差小于或等于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值(当前新读到的绝对位置数据)；
若所述位置偏差大于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值(当前新读到的绝对位置数据)。上述预设值为M，其中，N、M、Q都是依据绝对值编码器位数而定的，例如当使用的是17位绝对值编码器则N为15，M为512，Q为620。
优选的，步骤S3还包括子步骤S33：
S33、依据位置偏差值，对所述时间间隔内的5兆频率的Q个脉冲数进行Q/Δx的小数分频，得到所述时间间隔的脉冲串。
例如：ΔX的确认要注意当前位置和上一个位置有无出现过零点，可以通过ΔX的范围判断，正常情况ΔX在一个固定的时间间隔里面不会超过512个脉冲，例如ΔX小于0，但绝对值大于512两次绝对位置偏差是215加上当前位置值减去上一次绝对位置。
S4、从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，输出Z脉冲以使所述A、B脉冲同步。步骤S4包括子步骤S41-S42：
S41、从所述当前位置值中取出最低两位数据，依据所述最低两位数据的状态变化获取A、B脉冲，并通过所述差分驱动电路5输出A、B脉冲；
S42、当当前位置值等于零时，产生Z脉冲，并通过所述差分驱动电路5输出Z脉冲，Z脉冲与所述A、B脉冲同步。为了保证Z脉冲信号的宽度不会太小，可忽略后四位数据。
本文提供了实施例的各种操作。在一个实施例中，所述的一个或操作可以构成一个或计算机可读介质上存储的计算机可读指令，其在被电子设备执行时将使得计算设备执行所述操作。描述一些或所有操作的顺序不应当被解释为暗示这些操作必需是顺序相关的。本领域技术人员将理解具有本说明书的益处的可替代的排序。而且，应当理解，不是所有操作必需在本文所提供的每个实施例中存在。
而且，本文所使用的词语“优选的”意指用作实例、示例或例证。奉文描述为“优选的”任意方面或设计不必被解释为比其他方面或设计更有利。相反，词语“优选的”的使用旨在以具体方式提出概念。如本申请中所使用的术语“或”旨在意指包含的“或”而非排除的“或”。即，除非另外指定或从上下文中清楚，“X使用A或B”意指自然包括排列的任意一个。即，如果X使用A；X使用B；或X使用A和B二者，则“X使用A或B”在前述任一示例中得到满足。
而且，尽管已经相对于一个或实现方式示出并描述了本公开，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本公开包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件(例如元件等)执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本公开的示范性实现方式中的功能的公开结构不等同。此外，尽管本公开的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
本发明实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以多个或多个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。上述提到的存储介质可以是只读存储器，磁盘或光盘等。上述的各装置或系统，可以执行相应方法实施例中的存储方法。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (4)

1.一种正交编码脉冲的转换方法，采用正交编码脉冲的转换系统实现，所述正交编码脉冲的转换系统包括绝对值编码器接口、485电路、FPGA、DSP及差分驱动电路，所述绝对值编码器接口通过所述485电路连接于所述FPGA，所述FPGA分别连接于所述DSP及所述差分驱动电路；
所述绝对值编码器接口设置于电机中，按照预设的时间间隔通过所述绝对值编码器接口接收电机的绝对位置数据；所述FPGA通过所述485电路接收所述绝对位置数据，并通过所述FPGA及所述DSP将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差，并依据所述位置偏差获取当前位置值，从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，通过所述差分驱动电路输出A、B脉冲，依据所述当前位置值获取Z脉冲并通过所述差分驱动电路输出所述Z脉冲，其特征在于，所述转换方法包括步骤S1-S4：
S1、按照预设的时间间隔接收电机的绝对位置数据；
S2、将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较以获取位置偏差；步骤S2包括子步骤S21-S23：
S21、藉由小数分频的方式使多个所述脉冲信号均匀地分布在所述时间间隔内；
S22、将当前读到的绝对位置数据与上一次读到的绝对位置数据进行比较；Δx为本次和上一次的位置偏差；
S23、输出所述位置偏差及其脉冲个数；
S3、依据所述位置偏差产生的脉冲及上一次读到的绝对位置数据获取当前位置值；步骤S3包括以下几种情况：
若所述位置偏差大于0且所述位置偏差小于或等于预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差小于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行加一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差等于0，则直接获取上一次读到的绝对位置数据作为当前位置值；
若所述位置偏差小于0且所述位置偏差小于或等于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值；
若所述位置偏差大于0且所述位置偏差大于所述预设值，则将上一次读到的绝对位置数据依据在所述时间间隔内所述位置偏差产生的脉冲串的上升沿进行减一处理，直到所述当前位置值等于所读取到的位置值；
步骤S3还包括子步骤S33：
S33、依据位置偏差值，对所述时间间隔内的5兆频率的Q个脉冲数进行Q/Δx的小数分频，得到所述时间间隔的脉冲串；
S4、从所述当前位置值中取出最低两位数据，并依据所述最低两位数据的状态变化获取A、B脉冲，输出Z脉冲以使所述A、B脉冲同步；步骤S4包括子步骤S41-S42：
S41、从所述当前位置值中取出最低两位数据，依据所述最低两位数据的状态变化获取A、B脉冲，并通过所述差分驱动电路5输出A、B脉冲；
S42、当当前位置值等于零时，产生Z脉冲，并通过所述差分驱动电路5输出Z脉冲，Z脉冲与所述A、B脉冲同步。
2.根据权利要求1所述的转换方法，其特征在于，所述绝对值编码器接口通过两路双向线路连接至485线。
3.根据权利要求2所述的转换方法，其特征在于，所述485线通过一路输出线路及两路输入线路连接至所述FPGA，从而将所述绝对值编码器接口的两路信号转换为485信号以进行传输。
4.根据权利要求3所述的转换方法，其特征在于，所述FPGA通过三路输出线路连接至所述差分驱动电路以输出所述A、B脉冲及所述Z脉冲。
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