CN107659315B - 一种用于压缩感知的稀疏二值编码电路 - Google Patents

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Abstract

一种用于压缩感知的稀疏二值编码电路，数值比较器的正相输入端与线性反馈移位寄存器的输出端相连，减法器的正相输入端与线性反馈移位寄存器的输出端相连，二选一数据选择器的输入端分别连接线性反馈移位寄存器、数值比较器和减法器的输出端，二选一数据选择器的输出端连接随机存取存储器的输入端，随机存取存储器的输出端连接加法器的输入端，加法器的输出端连接机存取存储器的输入端。本发明对应的观测矩阵具有高度稀疏性，每一列中仅有1个“1”值，在每个时钟周期内仅进行一次累加操作，计算复杂度低，便于硬件实现。本发明电路面积和功耗相对传统二值编码电路均有较大程度的降低，从而降低了系统功耗，提升了系统续航。

Description

一种用于压缩感知的稀疏二值编码电路
技术领域
本发明涉及一种编码电路。特别是涉及一种用于压缩感知的稀疏二值编码电路。
背景技术
自然界的信息通常包含大量冗余，具有较高的可压缩性，传统的处理方法中在模数转换阶段依据Nyquist采样定理对信息进行完全采集，再输入到数字系统进行压缩，然后对压缩的结果进行传输或者存储。但是这种方式存在一定缺陷，即中间环节包含大量冗余信息的处理过程，而且需要引入额外的数字系统进行压缩编码，增加了硬件实现的成本。
Candes和Donoho等人提出了压缩感知理论，利用信号的稀疏性，可以在远低于奈奎斯特频率的条件下进行信号采样，并完美重建原始信号。编码电路是压缩感知的主要部分之一，优秀的编码电路能够使得编码值最大程度保留原始信号的重要信息。现有的编码电路主要包括随机性编码电路和确定性编码电路两类。其中，随机性编码电路主要由线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)构成。确定性编码电路主要有基于Reed-Muller码构成的编码电路、基于BCH码构成的编码电路、基于LDPC码构成的编码电路等。以上编码电路对应的观测矩阵均为密集矩阵，运算复杂度较高，存储及传输不便，电路结构复杂，面积及功耗较大，不利于集成。
发明内容
本发明所要解决的技术问题是，提供一种计算复杂度低，便于硬件实现的用于压缩感知的稀疏二值编码电路。
本发明所采用的技术方案是：一种用于压缩感知的稀疏二值编码电路，包括有：用于产生随机数的线性反馈移位寄存器、数值比较器、减法器、二选一数据选择器、随机存取存储器和加法器，其中，所述数值比较器的正相输入端与所述线性反馈移位寄存器的输出端相连，用于将所接收到的信号与反相输入端输入的输出编码数据长度m进行比较，所述减法器的正相输入端与所述线性反馈移位寄存器的输出端相连，用于将接收到的线性反馈移位寄存器的信号与反相输入端输入的输出编码数据长度m做差，所述二选一数据选择器的输入端分别连接线性反馈移位寄存器、数值比较器和减法器的输出端，用于根据数值比较器的输出结果选择输出信号，所述二选一数据选择器的输出端连接随机存取存储器的输入端，将地址信号送入随机存取存储器，所述随机存取存储器的输出端连接加法器的输入端将相应地址中存入的信息送入加法器，所述加法器的输出端连接所述机存取存储器的输入端，用于将所接收到机存取存储器的信号与外部输入的信号进行相加，并将相加结果存入随机存取存储器中已确定的地址中。
稀疏二值编码电路的输入信号长度为n，输出编码数据长度为m，其中m<n。
所述的随机存取存储器包括有分别与所述二选一数据选择器的输出端相连的用于对接收的信号进行译码确定对应的寄存器的地址译码器和地址编码器，所述地址译码器的输出端和地址编码器的输入端之间并联有16个以上的寄存器，所述地址编码器的输出端连接所述加法器的输入端，用于将二选一数据选择器确定的寄存器中存储的信息取出并编码后送入所述加法器，所述地址译码器输入端还连接所述加法器输出端用于将加法器输出的信号存储到已确定的寄存器中。
本发明的一种用于压缩感知的稀疏二值编码电路，对应的观测矩阵具有高度稀疏性，每一列中仅有1个“1”值，在每个时钟周期内仅进行一次累加操作，计算复杂度低，便于硬件实现。本发明电路面积和功耗相对传统二值编码电路均有较大程度的降低，从而降低了系统功耗，提升了系统续航。
附图说明
图1是本发明一种用于压缩感知的稀疏二值编码电路的整体电路结构示意图；
图2是本发明中线性反馈移位寄存器的整体电路结构示意图；
图3是本发明一种用于压缩感知的稀疏二值编码电路产生的观测矩阵示例；
图4是本发明实施例的输入信号示意图；
图5是本发明实施例的压缩编码数据示意图；
图6是本发明一种用于压缩感知的稀疏二值编码电路(图中表示为SRBM)与传统二值编码电路(图中表示为RBM)的面积和功耗对比。
图中
1：线性反馈移位寄存器 1-1：D触发器
1-2：异或门 2：数值比较器
3：减法器 4：二选一数据选择器
5：随机存取存储器 5-1：地址译码器
5-2：寄存器 5-3：地址编码器
6：加法器
具体实施方式
下面结合实施例和附图对本发明的一种用于压缩感知的稀疏二值编码电路做出详细说明。
如图1所示，本发明的一种用于压缩感知的稀疏二值编码电路，包括有：用于产生随机数的线性反馈移位寄存器1、数值比较器2、减法器3、二选一数据选择器4、随机存取存储器5和加法器6，其中，所述数值比较器2的正相输入端与所述线性反馈移位寄存器1的输出端相连，用于将所接收到的信号与反相输入端输入的输出编码数据长度m进行比较，所述减法器3的正相输入端与所述线性反馈移位寄存器1的输出端相连，用于将接收到的线性反馈移位寄存器1的信号与反相输入端输入的输出编码数据长度m做差，所述二选一数据选择器4的输入端分别连接线性反馈移位寄存器1、数值比较器2和减法器3的输出端，用于根据数值比较器2的输出结果选择是输出线性反馈移位寄存器1的输出信号还是输出减法器3的输出信号，所述二选一数据选择器4的输出端连接随机存取存储器5的输入端，将地址信号送入随机存取存储器5，所述随机存取存储器5的输出端连接加法器6的输入端将相应地址中存入的信息送入加法器6，所述加法器6的输出端连接所述机存取存储器5的输入端，用于将所接收到机存取存储器5的信号与外部输入的信号进行相加，并将相加结果存入随机存取存储器5中已确定的地址中。
本发明的稀疏二值编码电路的输入信号长度为n，输出编码数据长度为m，其中m<n。
如图1所示，本发明所述的随机存取存储器5包括有分别与所述二选一数据选择器4的输出端相连的用于对接收的信号进行译码确定对应的寄存器5-2的地址译码器5-1和地址编码器5-3，所述地址译码器5-1的输出端和地址编码器5-3的输入端之间并联有16个以上的寄存器5-2，所述地址编码器5-3的输出端连接所述加法器6的输入端，用于将二选一数据选择器4确定的寄存器5-2中存储的信息取出并编码后送入所述加法器6，所述地址译码器5-1输入端还连接所述加法器6输出端用于将加法器6输出的信号存储到已确定的寄存器5-2中。
如图2所示，本发明所选用的线性反馈移位寄存器1包括有7个以上的D触发器1-1，每相邻的两个D触发器1-1之间串接有一个异或门1-2，所述7个以上的D触发器1-1的时钟端连接外部时钟CLK，所述首个D触发器1-1的输入端通过一个驱动开关g1连接最后一个D触发器1-1的输出端，其余的D触发器1-1的输入端依次通过所述的异或门1-2和一个驱动开关gi连接最后一个D触发器1-1的输出端.。
所述D触发器1-1的变化周期为1～2u-1，并且满足2u-1>n，其中所述u为正整数。所述线性反馈移位寄存器1的取值为非连续变化，并基于所述异或门1-2随机取遍2u-1种情况。
图3是本发明一种用于压缩感知的稀疏二值编码电路产生的观测矩阵示例，其中白色方块表示“0”，黑色方块表示“1”。
以对图4所示长度为64的信号进行压缩编码为例，本发明的一种用于压缩感知的稀疏二值编码电路工作过程如下：
1)选定压缩比n/m，在本实施例中选定压缩比为4，此时m＝16；选定LFSR中寄存器数量u，使得2u-1>n，在本实施例中选定u＝7；
2)为线性反馈移位寄存器分配不同的驱动开关g1、g2、……、gu；在本实施例中选定g1＝g2＝g3＝1，g4＝g5＝g6＝g7＝0；
3)初始化：将线性反馈移位寄存器设置为全1；之后运行i时钟周期，使得线性反馈移位寄存器产生一个初始化随机序列，，在本实施例中选定i＝8；
4)进入下一时钟周期；
5)取出线性反馈移位寄存器低v位，在本实施例中选定v＝5，取出线性反馈移位寄存器低5位，得到LFSR[4:0]；
6)将LFSR[4:0]与16输入数值比较器进行比较，若LFSR[4:0]>16，数值比较器输出为1；若LFSR[4:0]≤16，数值比较器输出为0；
7)将LFSR[4:0]与16输入减法器做差，输出值为LFSR[4:0]-16；
8)将数值比较器输出值连接到二选一数据选择器的选通端sel，若sel＝0，二选一数据选择器输出为LFSR[4:0]；若sel＝1，二选一数据选择器输出为LFSR[4:0]-16；
9)将加法器的输出端连接到地址译码器的数据输入端，将二选一数据选择器的输出端连接到地址译码器的地址输入端，通过对地址信号进行译码，选取随机存取存储器中的一个存储单元，将加法器的数据存入该存储单元中；
10)将二选一数据选择器的输出端连接到地址编码器的地址输入端，通过对地址信号进行编码，选取随机存取存储器中的一个存储单元，将其数据通过地址编码器的数据输出端发送至加法器的输入端2；
11)将步骤5)至步骤10)循环执行64次。将随机存取存储器中的数据取出，得到最终的压缩编码数据，如图5所示。

Claims (2)

1.一种用于压缩感知的稀疏二值编码电路，其特征在于，包括有：用于产生随机数的线性反馈移位寄存器（1）、数值比较器（2）、减法器（3）、二选一数据选择器（4）、随机存取存储器（5）和加法器（6），其中，所述数值比较器（2）的正相输入端与所述线性反馈移位寄存器（1）的输出端相连，用于将所接收到的信号与反相输入端输入的输出编码数据长度m进行比较，所述减法器（3）的正相输入端与所述线性反馈移位寄存器（1）的输出端相连，用于将接收到的线性反馈移位寄存器（1）的信号与反相输入端输入的输出编码数据长度m做差，所述二选一数据选择器（4）的输入端分别连接线性反馈移位寄存器（1）、数值比较器（2）和减法器（3）的输出端，用于根据数值比较器（2）的输出结果选择输出信号，在二选一数据选择器（4）工作时，将数值比较器（2）的输出值连接到二选一数据选择器（4）的选通端sel，若sel=0，二选一数据选择器（4）输出为LFSR[4:0]，即线性反馈移位寄存器（1）的输出信号；若sel= 1，二选一数据选择器（4）输出为LFSR[4:0]-16，即减法器（3）的输出信号；稀疏二值编码电路的输入信号长度为n，输出编码数据长度为m，其中m<n；所述二选一数据选择器（4）的输出端连接随机存取存储器（5）的输入端，将地址信号送入随机存取存储器（5），所述随机存取存储器（5）的输出端连接加法器（6）的输入端将相应地址中存入的信息送入加法器（6），所述加法器（6） 的输出端连接所述机存取存储器（5）的输入端，用于将所接收到机存取存储器（5）的信号与外部输入的信号进行相加，并将相加结果存入随机存取存储器（5）中已确定的地址中；
稀疏二值编码电路对应的观测矩阵具有高度稀疏性，每一列中仅有1个1 值，在每个时钟周期内仅进行一次累加操作，计算复杂度低，便于硬件实现。
2.根据权利要求1所述的一种用于压缩感知的稀疏二值编码电路，其特征在于，所述的随机存取存储器（5）包括有分别与所述二选一数据选择器（4）的输出端相连的用于对接收的信号进行译码确定对应的寄存器（5-2）的地址译码器（5-1）和地址编码器（5-3），所述地址译码器（5-1）的输出端和地址编码器（5-3）的输入端之间并联有16个以上的寄存器（5-2），所述地址编码器（5-3）的输出端连接所述加法器（6）的输入端，用于将二选一数据选择器（4）确定的寄存器（5-2）中存储的信息取出并编码后送入所述加法器（6），所述地址译码器（5-1）输入端还连接所述加法器（6）输出端用于将加法器（6）输出的信号存储到已确定的寄存器（5-2）中。
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