CN102655021B - 半导体存储装置以及解码方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置以及解码方法，存储卡通过使用基于八个阈值电压分布的概率的反复计算对存储在一个存储单元中的、作为读取单位的页不同的3位数据进行解码。存储卡具有：字线控制部(21)，其进行如下控制：选择包括用于硬位读取的七个基准电压以及用于软位读取的多个中间电压的七组电压组中、属于读取页的1位数据的读取所需的电压组，将所选择的上述电压组的电压作为读取电压施加到上述存储单元；对数似然比表存储部；以及解码器，其使用对数似然比对读取到的数据进行解码。

Description

半导体存储装置以及解码方法
相关申请的交叉引用
本申请要求2011年3月2日提交的日本专利申请2011-45477的优先权，在此通过引用包含其内容。
技术领域
本发明的实施方式涉及一种通过基于概率的反复计算进行解码的半导体存储装置以及通过基于概率的反复计算进行解码的解码方法。
背景技术
在通信领域、广播领域以及半导体存储器等存储领域中，进行着与使用数字数据的纠错码进行编码和解码有关的开发。
纠错码能够大致分为代数系的硬判断解码码以及通过基于概率的反复计算的软判断解码码。
在硬判断解码中，在与注入到存储单元的电荷蓄积层的电荷量对应的阈值电压被施加到字线的情况下，读取所谓硬位数据。但是，根据制造存储单元时的偏差或者电荷蓄积后的状况等，即使存储相同数据也按照每个存储单元不同而阈值电压不同。即，在存储了相同数据的多个存储单元的阈值电压中存在预定的分布。并且，通过阈值电压分布的峰值中央附近的电压读取到的数据的可靠性较高，通过各个阈值电压分布的上限附近或者下限附近的电压读取到的数据的可靠性较低。
在软判断解码中，根据施加硬位读取电压的上下的中间电压而读取到的软位读取数据，通过基于概率的反复计算进行解码。
属于软判断解码码的低密度奇偶校验码(Low Density Parity Check codes，下面称为“LDPC码”)受到关注。LDPC码是R.G.Gallager在1963年最初提出的。之后，报告了在LDPC码中随着码长度变长而临近作为码性能的理论界限的香浓(shannon)界限的良好的性能。
在此，在具有NAND型半导体存储部的半导体存储装置中，在一个存储单元中存储多个位的数据的、所谓多值存储化有助于半导体存储装置的高密度化。
发明内容
本发明的实施方式提供一种解码处理速度快的半导体存储装置以及处理速度快的解码方法。
本发明的一个方式的半导体存储装置，在通过使用基于2N个阈值电压分布的概率的反复计算，对存储在一个存储单元中的、作为读取单位的页不同的N(N是2以上的自然数)位的数据进行解码时，具有：字线控制部，其进行如下控制：选择(2N-1)组电压组中、属于读取页的1位数据的读取所需的电压组，将所选择的上述电压组的电压作为读取电压施加到存储单元，所述(2N-1)组电压组包括：用于硬位读取的(2N-1)个基准电压的各个以及用于软位读取的、包括低于各个基准电压的电压以及高于各个基准电压的电压的多个中间电压；对数似然比表存储部，其存储基于各个读取电压的对数似然比；以及解码器，其使用存储在对数似然比表存储部中的与读取电压对应的对数似然比，对使用由字线控制部施加的读取电压读取到的数据进行解码。
另外，本发明的其它一个方式的解码方法，在通过使用基于2N个阈值电压分布的概率的反复计算，对存储在半导体存储装置的一个存储单元中的、作为读取单位的页不同的N(N是2以上的自然数)位的数据进行解码时，具有以下工序：电压施加工序，选择(2N-1)组电压组中、属于读取页的1位数据的读取所需的电压组，将所选择的上述电压组的电压作为读取电压施加到存储单元，所述(2N-1)组电压组包括：用于硬位读取的(2N-1)个基准电压的各个以及用于软位读取的、包括低于各个基准电压的电压以及高于 各个基准电压的电压的多个中间电压；以及解码工序，使用存储在对数似然比表存储部中的对数似然比，对使用由字线控制部施加的读取电压读取到的数据进行解码，上述对数似然比表存储部存储基于各个读取电压的对数似然比。
根据本发明的实施方式，能够提供一种解码处理速度快的半导体存储装置以及处理速度快的解码方法。
附图说明
图1是表示第一实施方式的存储卡的概要结构的结构图。
图2是表示第一实施方式的存储卡的概要结构的结构图。
图3是表示用于说明比较例的软判断解码的阈值电压分布、存储数据以及对数似然比表之间的关系的说明图。
图4是表示用于说明第一实施方式的存储卡的软判断解码的阈值电压分布、存储数据以及对数似然比表之间的关系的说明图。
图5是说明第一实施方式的存储卡的软判断解码的流程图。
图6是表示用于说明第二实施方式的存储卡的软判断解码的阈值电压分布、存储数据以及对数似然比表之间的关系的说明图。
图7是表示用于说明第三实施方式的存储卡的软判断解码的阈值电压分布、存储数据以及对数似然比表之间的关系的说明图。
图8是表示用于说明第四实施方式的存储卡的软判断解码的阈值电压分布、存储数据以及对数似然比表之间的关系的说明图。
具体实施方式
附图标记
5存储系统  13D存储单元  13E字线  15ECC 17总线  21字线控制部
<第一实施方式>
下面，参照附图说明本发明的第一实施方式的半导体存储装置以及解码方法。
如图1所示，作为本实施方式的半导体存储装置的存储卡3是存储从个人计算机或者数码相机等主机4接收的数据而将所存储的数据发送给主 机4的存储介质。
存储卡3例如也可以与主机4一起构成作为便携式音乐播放器的MP3播放器等存储系统5。
存储卡3具有半导体存储部(以下还简称为“存储部”)13以及具备解码器1的存储控制器2。存储部13由NAND型闪存构成，具有作为单位单元的多个存储单元13D通过使用于写入的位线(未图示)以及使用于读取的字线13E等相连接的结构。以包括多个位数据的页单位进行写入以及读取。字线13E与字线控制部21相连接。本实施方式的存储卡3的存储单元13D是在一个存储单元中能够存储N位(N是2以上的自然数)的数据的多值存储单元。
并且，存储控制器2具有通过总线17进行连接的、ROM 10、CPU芯11、RAM 18、主机I/F(接口)14、错误检测校正部(以下称为“ECC部”)15以及NAND I/F(接口)16。
存储控制器2使用CPU芯11，通过主机I/F 14与主机4之间进行数据发送和接收，通过NAND I/F 16与存储器13之间进行数据发送和接收。另外，存储控制器2使用通过CPU芯11执行的FW(Firmware：固件)来实现存储部13的地址管理。另外，与从主机4的命令输入相应的存储卡3整体的控制也使用FW来执行。在ROM 10中保存有存储卡3的控制程序等，在RAM 18中存储有地址管理所需的地址转换表等。
ECC部15具有编码器12和解码器1，上述编码器12在存储数据时生成并赋予包含LDPC码的纠错码，解码器1在读取数据时对读取到的编码数据进行解码。编码以及解码以包括多个位数据的ECC帧单位来进行。此外，作为写入和读取单位的页包括多个ECC帧。本实施方式的解码器1的ECC部15使用通过基于概率的反复计算进行软判断解码的纠错码即LDPC码。
另外，如图2所示，存储卡3具有：字线控制部21，其进行如下控制：通过字线13E对存储单元13D施加后述的预定电压组的电压；对数似然比表存储部22，其存储基于读取电压(阈值电压)的对数似然比表；以及解码 器1，其使用对数似然比进行软判断解码。
在硬判断解码中，使用赋予到ECC帧的奇偶来进行运算。与此相对，在使用LDPC码进行编码而得到的数据的解码中，从基于通过预定的读取电压读取到的阈值电压的数据，根据对数似然比表来算出表示0或者1的硬位(HB)以及表示HB的概率的对数似然比(LLR)。并且，根据LLR，以ECC帧单位，通过基于概率的反复计算进行软判断解码而进行纠错处理。
(比较例的解码)
在此，为了与实施方式进行比较，使用图3来说明在一个存储单元中存储3位的数据的半导体存储装置(N＝3)中的比较例的解码。此外，在图3等中上段表示阈值电压分布的示意图，横轴表示电压V，纵轴表示产生频率、即存储单元数n，下段表示与上段的阈值电压分布对应的36电平的硬位(HB)以及软位(SB)/对数似然比(LLR)表。
在一个存储单元中存储3位的数据的半导体存储装置的、各个存储单元中，存储最初存储的第一位即低位(L位)、接着存储的第二位即中位(M位)以及最后存储的第三位即高位(U位)。
在读取数据时，进行HB/SB的读取。HB读取电压(基准电压)是(2N)个阈值电压分布的各个中间电压，施加(2N-1)个。即，如图3所示，在N＝3的情况下，阈值电压分布为八个(Er、A～G)，HB读取电压为七个。并且，七个HB读取电压V17、V27、V07、V32、V22、V12、V02依次被施加到存储单元。即，L位的HB读取电压为V17，M位的HB读取电压为V27、V07，U位的HB读取电压为V32、V22、V12、V02。
并且，为了进行软判断解码，施加软位(SB)读取电压，更详细的阈值电压的位置被读取而作为SB。SB表示HB的概率。即，如上所述，通过阈值电压分布(Er、A～G)的、各个峰值中央附近的电压读取的HB的可靠性较高，通过各个阈值电压分布(Er、A～G)的上限附近或者下限附近的电压、即阈值电压分布(Er、A～G)的边界附近的电压读取的HB的可靠性较低。SB读取电压是相对于HB读取电压偏移预定量后的电压。SB根据阈值电压分布的形状，与表示HB的可靠性的对数似然比(LLR)对应。
如图3所示，软位读取电压是在HB读取电压之间插值的28个电压V34、V33、V31、…、V01、V00。
通过施加七种硬位(HB)读取电压以及28种软位(SB)读取电压这总计35种读取电压，读取包括L位、M位以及U位的、各个HB(L、M、U)以及SB(SB1、SB2、SB3)的6位数据。
根据该6位数据使用LLR表的对应的LLR值以ECC帧单位通过使用了概率的反复计算来进行解码。
在此，在比较例的解码中，在解码中仅需要存储在一个存储单元中的、L位、M位或者U位中的任一个位数据的情况下，在硬判断解码中，仅仅使用HB施加各个HB读取电压即可。例如，在L位的HB读取中仅施加读取电压V17即可。
但是，在进行软判断解码的情况下，即使在解码中仅需要L位、M位或者U位中的任一个数据，为了获取从SB、即阈值电压的基准电压(HB读取电压)的偏移量，也需要施加V00～V34这35种读取电压来进行36电平读取。
此外，例如图3所示，在比较例的半导体装置中，HB读取电压V17、V27、V07、V32、V22、V12、V02的电压差相同，SB读取电压V34、V33、V31、…、V01、V00的电压差也相同。
(第一实施方式的存储卡的解码)
与比较例的软判断解码同样地，本实施方式的存储卡3为N＝3，在一个存储单元中存储三个作为读取单位的页不同的1位数据。如图4所示，存储卡3的七个阈值电压分布(Er、A～G)与图3示出的比较例的情况相同。此外，在图4中SB仅表示与L位有关的SB-L1～SB-L4，没有显示与M位和U位有关的SB。
在存储卡3中，关于存储在存储单元中的3位数据，作为读取单位的页不同，因此不需要同时读取，仅读取属于解码的页的、换言之解码所需的1位数据的HB和SB。即，在存储卡3中，将存储在一个存储单元中的、包括U位、M位以及L位的3位数据，按照每个页、即仅读取3位数据 中的1位数据的HB和SB。
即，为了对某一页的数据进行解码，仅读取属于读取页的、U位、M位或者L位中的任一数据(HB/SB)。
下面，按照图5的流程图来说明实施方式的存储卡3中的解码方法。
<步骤S10>接收读取命令 
通过接收来自主机4的读取命令，开始解码。
<步骤S11>施加HB读取电压
字线控制部21将用于读取属于读取页的1位数据的HB的HB读取电压(基准电压)施加到存储单元。例如，在读取L位的情况下，将HB读取电压V17施加到存储单元。
<步骤S12>硬判断解码 
使用从多个存储单元读取到的属于相同ECC帧的L位的HB，根据里德-索罗门等代数系硬判断解码码进行奇偶校验。
<步骤S13>奇偶校验
在奇偶校验成功的情况下，在S18中，将解码数据通过主机I/F发送到主机4。在奇偶校验失败的情况下，使用来自S14的对数似然比开始解码工序。
<步骤S14>选择电压组 
解码器1根据属于读取页的1位数据为U位、M位或者L位中的哪一个来选择使用于SB读取的电压组。
如图4所示，在读取L位时，选择包括以下电压的一组电压组，该电压组包括：用于HB读取的基准电压V17以及包括低于用于SB读取的基准电压V17的两个中间电压V15、V16和高于用于SB读取的基准电压V17的两个中间电压V18、V19的四种中间电压。
然后，在读取M位时，选择包括基准电压为V27的一组电压组(V29、V28、V27、V26、V25)以及基准电压为V07的一组电压组(V09、V08、V07、V06、V05)的两组电压组。
并且，在读取U位时，选择包括：基准电压为V32的一组电压组(V34、 V33、V32、V31、V30)、基准电压为V22的一组电压组(V24、V23、V22、V21、V20)、基准电压为V12的一组电压组(V14、V13、V12、V11、V10)以及基准电压为V02的一组电压组(V04、V03、V02、V01、V00)的四组电压组。
此外，关于中间电压的差以及中间电压与基准电压之差，优选基准电压的差的1/20～1/4，例如设定为基准电压的差的1/10。即在(V32-V27)为2V的情况下，(V32-V31)＝(V31-V30)＝(V29-V28)＝(V28-V27)＝0.2V。如果是上述范围则能够进行高精度的解码。
此外，一组电压组的中间电压可以是两组，但是为了进行高精度的读取，如上所述那样优选为四种。即，一组电压组优选由以下五种电压构成，该五种电压包括基准电压、低于基准电压的两个中间电压以及高于基准电压的两个中间电压。
<步骤S15>施加SB读取电压
字线控制部21将所选择的电压组的电压施加给存储单元。例如，在读取L位的情况下，将包括V19、V18、V17、V16、V15的一组电压组的电压施加给存储单元。
如上所述，在实施方式的存储卡3和解码方法中，与上述说明的比较例不同，用于读取表示各个HB的概率的SB所需的读取电压(中间电压)为用于各个HB读取的基准电压附近的四种即可。
<步骤S16>软判断解码 
根据读取的SB，使用存储在对数似然比表存储部22中的LLR来进行软判断解码。
例如，在图3示出的L位的示例中，将包括与HB-L、SB-L1、SB-L2、SB-L3、SB-L4的5位的数据对应的LLR-L作为初始LLR，来进行软判断解码。
在软判断解码中，以ECC帧单位、即包括从多个存储单元读取的多个1位数据的数据列单位，通过LDPC码进行基于概率的反复计算。LDPC码是以非常稀疏的检验矩阵、即矩阵内的非零要素的数非常少的检验矩阵 来定义的线形码，并且是以Tanner图定义的码。并且，将局部推理得到的结果在Tanner图上交换而进行更新。例如，根据SPA(和积算法)，根据初始LLR，在校验节点与位节点之间交换信息，对各节点的信息进行更新，使用更新后的LLR来进行硬判断和奇偶校验，在奇偶校验失败的情况下，反复进行节点之间的信息交换/硬判断/奇偶校验直到达到预定的次数。
<步骤S17>奇偶校验
在奇偶校验为成功的情况下，在S18中，将解码数据通过主机I/F发送到主机4。
在奇偶校验为失败的情况下，在S19中，将出错信息通过主机I/F发送到主机4。
此外，在上述说明中，在使用S13的硬判断解码进行奇偶校验之后进行S14/S15的SB读取处理，但是也可以同时并行地进行HB读取处理和SB读取处理。在这种情况下，也在使用硬判断解码进行的奇偶校验失败的情况下，进行从S16的软判断解码，另外，在S15中施加SB读取电压时，可以将用于HB读取的基准电压再次施加到存储单元，也可以使用在S11中读取的结果。另外，多个读取电压的施加顺序可以是从低电压向高电压的顺序施加，也可以随机施加。
如上所述，第一实施方式的存储卡3是：
一种半导体存储装置，其特征在于，具备：
存储单元13D，其存储包括第一位(L位)和第二位(M位)的N(N是2以上的自然数)位的数据；
字线13E，其对存储单元13D施加读取电压；
字线控制部21，其为了从存储单元13D读取数据，进行对字线13E施加读取电压的控制；
对数似然比表存储部22，其存储基于各个读取电压的对数似然比；以及
解码器1，其被输入使用施加到字线13E的读取电压读取到的数据，
字线控制部21在读取第一位(L位)的情况下，为了读取第一硬位，将 第一基准电位(V17)施加到字线13E，在读取第二位(M位)的情况下，为了读取第二硬位，将低于第一基准电位的第二基准电位(V07)以及高于第一基准电位的第三基准电位(V27)施加到字线13E，
字线控制部21，在读取第二位(M位)的情况下，为了读取软位，将低于第二基准电位的第一中间电位(V05)、高于第二基准电位的第二中间电位(V09)、高于第二中间电位且低于第三基准电位的第三中间电位(V25)以及高于第三基准电位的第四中间电位(V29)施加到字线13E，
解码器1使用与软位对应的对数似然比进行第二位(M位)的解码，
第二中间电位(V09)与第一基准电位(V17)之差大于第二中间电位(V09)与第二基准电位(V07)之差，
第三中间电位(V25)与第一基准电位(V17)之差大于第三中间电位(V25)与第三基准电位(V27)之差，
解码器1在存储单元的阈值电压Vth在第二中间电位与第三中间电位之间的情况下使用同一对数似然比进行第二位的解码。
即，在读取第一位(L位)时，不需要施加用于读取第二位(M位)的读取电压，在读取第二位(M位)时，不需要施加用于读取第一位(L位)的读取电压。
并且，在上述记载的存储卡3中，优选，字线控制部21，为了读取软位，除了将第一至第四中间电位施加到字线13E以外，还将高于第一中间电位而低于第二基准电位的第五中间电位(V06)、高于第二基准电位而低于第二中间电位的第六中间电位(V08)、高于第三中间电位而低于第三基准电位的第七中间电位(V26)以及高于第三基准电位而低于第四中间电位的第八中间电位(V28)施加到字线13E。
并且，在上述记载的存储卡3中，优选，解码器1对读取到的第二位以与使用对数似然比进行的解码(软判断解码)不同的方式进行解码。
并且，在上述记载的存储卡3中，优选，解码器以与使用对数似然比进行的解码不同的方式进行了解码(硬判断解码)的结果是，在未能校正第二位的错误的情况下，使用对数似然比进行解码(软判断解码)。
此外，在存储卡3中，为了读取L、M、U全部位数据(3位数据)，需要通过施加35种电压来进行36电平读取。但是，将读取次数多的数据作为L位来进行存储，由此为了读取相同3位数据，进行三次通过施加五种电压进行6电平读取即可、即通过施加15种电压进行18电平读取即可。
因此，存储卡3的解码处理速度快。即，实施方式的解码方法的处理速度快。
<第二实施方式>
下面，参照附图说明本发明的第二实施方式的存储卡3A以及解码方法。本实施方式的存储卡3A以及解码方法与第一实施方式的存储卡3以及解码方法类似，因此省略说明相同结构要素。
如图6所示，存储卡3A，使作为存储在一个存储单元中的读取单位的页不同的三个1位数据的、各个读取所需的电压组的组数平均化。即，存储卡3A，使作为存储在一个存储单元中的N个的、各个上述1位数据的解码所需的上述电压组的组数平均化。
在存储卡3A中，字线控制部进行如下控制，在L位读取中将两组电压组(V24～V20、V04～V00)的电压作为读取电压而施加到存储单元，在M位读取中将三组电压组(V29～V25、V19～V15、V09～V05)的电压作为读取电压而施加到存储单元，在U位读取中将两组电压组(V34～V30、V14～V10)的电压作为读取电压而施加到存储单元。
将上述说明的存储卡3的读取方法称为1-2-4代码，将存储卡3A的读取方法称为2-3-2代码。
在1-2-4代码中，从存储在一个存储单元中的3位数据中用于读取L位所需的电压组数为一组，用于读取M位所需的电压组数为两组，用于读取U位所需的电压组数为四组。即，最多U位读取所需的电压组数四组与最少L位读取所需的电压组数一组之差为三组。
与此相对，在2-3-2代码中，用于读取L位所需的电压组数为两组，用于读取M位所需的电压组数为三组，用于读取U位所需的电压组数为两组。即，最多M位读取所需的电压组数三组与最少L位(U位)读取所需 的电压组数两组之差为一组。
即，与存储卡3相比，存储卡3A进一步使各个页读取所需的电压组的组数平均化。
在NAND型闪存卡中，在将存储在一个多值存储单元中的N(N是2以上的自然数)位的数据以成为2N个阈值电压分布的方式进行存储的情况下，后面存储的位数据的错误发生率高于在此之前存储的位数据的错误发生率。
与此相对，在存储卡3A的2-3-2代码中，通过使各个页的读取所需的读取电压组数平均化，使页的错误发生率平均化。
即，与1-2-4代码相比，在2-3-2代码中U位的错误发生率大幅降低，另一方面，L位和M位的错误发生率增加。因此，错误发生率最高的页(U位)与错误发生率最低的页(L位)的错误发生率之差变小。因此，作为存储卡整体的可靠性改善。
如上所述，在存储卡3A中，将包括在一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位数据以1位数据单位读取而进行解码。
并且，在电压施加工序中，字线控制部进行如下控制，在第一位数据的读取(解码)中将两组电压组的电压作为读取电压施加到存储单元，在第二位数据的读取(解码)中将三组电压组的电压作为读取电压施加到存储单元，在第三位数据的读取中将两组电压组的电压作为读取电压施加到存储单元。
在存储卡3A以及本实施方式的解码方法中，除了存储卡3等所具有的效果以外，使页的错误发生率平均化。
<第三实施方式>
下面，参照附图说明本发明的第三实施方式的存储卡3B以及解码方法。存储卡3B以及解码方法与第二实施方式的存储卡3A等类似，因此省略说明相同结构要素。
如图7所示，在存储卡3B的读取方法中，字线控制部是进行以下控 制的2-2-3代码：在L位读取中将两组电压组(V34～V30、V14～V10)的电压作为读取电压而施加到存储单元，在M位读取中将两组电压组(V24～V20、V04～V00)的电压作为读取电压而施加到存储单元，在U位读取中将三组电压组(V29～V25、V19～V15、V09～V05)的电压作为读取电压而施加到存储单元。
即，在存储卡3B中，字线控制部将包括在一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位数据以1位数据单位进行读取，在电压施加工序中，字线控制部进行如下控制：在第一位数据的读取中施加两组电压组的电压，在第二位数据的读取中施加两组电压组的电压，在第三位数据的读取中施加三组电压组的电压，由此进行解码。
与存储卡3A的、2-3-2代码同样地，在2-2-3代码中也使电压组的组数平均化。此外，在3-2-2代码中也能够使电压组的组数平均化。
并且，在存储卡3B中，V00、V01的设定与存储卡3A不同。存储在电压最低的Er电平中的数据被误读为A电平的可能性较高。
因此，将中间电压V00～V04设定为
(V02-V01)＝(V01-V00)＞(V03-V02)＝(V04-V03)。
即，在存储卡3B中，为了降低阈值电压最低的电压组的读取中的错误发生率，将错误发生率较高区域的中间电压的差设定为大于除此以外的区域、换言之将中间电压设定为不均等。
在存储卡3B以及本实施方式的解码方法中，除了存储卡3A等所具有的效果以外，阈值电压最低的电压组的读取中的错误发生率低。
此外，在存储卡3、3A或者实施方式1、2的解码方法中，也与存储卡3B或者实施方式3的解码方法同样地将中间电压设定为不均等。
<第四实施方式>
下面，参照附图说明本发明的第四实施方式的存储卡3C以及解码方法。存储卡3C以及解码方法与第一实施方式的存储卡3等类似，因此省略说明相同结构要素。
如图8所示，存储卡3C的解码方法与存储卡3同样地是1-2-4代码。如上所述，在1-2-4代码的存储卡3中，最初存储的、L位的错误发生率最低，最后存储的U位的错误发生率最高。
但是，在存储卡3C中，以使存储在一个存储单元中的、作为读取单位的页不同的三个1位数据的错误发生率、即各个页的错误发生率平均化的方式设定基准电压和中间电压。
即，在存储卡3C中，首先以使N个1位数据的错误发生率平均化的方式设定(2N-1)个基准电压。并且，在存储卡3C中，以使N个1位数据的错误发生率平均化的方式设定中间电压。另外，在存储卡3C中，一组电压组包括基准电压、低于基准电压的两个中间电压以及高于基准电压的两个中间电压。
在存储卡3C中，L位的读取电压组(V19～V15)的中间电压差小于M位的读取电压组(V29～V25、V09～V05)的中间电压差，U位的读取电压组(V34～V30、V24～V20、V14～V10、V04～V00)的中间电压差大于M位的读取电压组(V29～V25、V09～V05)的中间电压差。
例如，(V19-V18)＝0.9×(V29-V28)、(V34-V33)＝1.1×(V29-V28)。适当地设定电压差。
并且，成为L位的HB读取电压的基准的、C分布的峰值电压Cp与D分布的峰值电压Dp之间的电压差(Dp-Cp)小于成为M位的HB读取电压的基准的、E分布的峰值电压Ep与F分布的峰值电压Fp之间的电压差(Ep-Fp)以及B分布的峰值电压Bp与A分布的峰值电压Ap之间的电压差(Bp-Ap)。
另外，成为U位的HB读取电压的基准的、G分布的峰值电压Gp与F分布的峰值电压Fp之间的电压差(Gp-Fp)等大于电压差(Bp-Ap)。
因此，基准电压的电压差不均匀。
例如，(Dp-Cp)＝0.9×(Ep-Fp)＝0.9×(Bp-Ap)。
另外，(Gp-Fp)＝(Ep-Dp)＝(Cp-Bp)＝(Ap-Erp)＝1.1×(Ep-Fp)。
即，在存储卡3C中，以作为存储在一个存储单元中的读取单位的页 不同的三个1位数据的错误发生率、即各个页的错误发生率平均化的方式，设定为错误发生率越高的区域，读取电压组的读取电压的差越大、即基准电压和中间电压不均等。
因此，存储卡3C以及本实施方式的解码方法除了存储卡3所具有的效果以外，还使错误发生率平均化。
此外，在存储卡3C以及本实施方式的解码方法中，也与存储卡3B等同样地，为了降低阈值电压最低的电压组的读取中的错误发生率，还可以将中间电压设定为不均匀。
另外，在存储卡3A、3B以及实施方式的解码方法中，也与存储卡3C等同样地，也可以以使存储在一个存储单元中的、页不同的三个1位数据的错误发生率平均化的方式将基准电压和中间电压设定为不均等。
此外，在上述实施方式中，以N＝3的3位数据存储存储单元的存储卡3等为例进行了说明，但是N＝4的4位数据存储存储单元的存储卡中也相同。即，N是2以上，但是在3以上或者4以上的情况下，本发明的效果也相同。根据工业性实施的观点，N的上限为7以下。
另外，如果是通过基于概率的反复计算进行解码的码，则并不限于LDPC码，并且解码算法的种类也可以使用和积(Sum-product)解码、mini-sum解码或者标准化mini-sum解码等任意的解码算法。
另外，在上述说明中，作为半导体存储装置以与主机4相连接的存储卡3等为例进行了说明，但是收纳在主机4内部的、存储主机4的启动数据等的、所谓嵌入式NAND型闪存装置或者半导体磁盘：SSD(Solid StateDrive，固态硬盘)等中也能够得到与存储卡3等相同的效果。
以上，对特定的实施例进行了说明，但是这些实施例仅是举例呈现，并且并不意图限制本发明。并且，在此所述的新颖的实施例可以体现为各种其它的形式。此外，在不脱离本发明的主旨的范围内能够进行采用在此所述的实施例的形式的各种省略、替换和改变。所附权利要求书及其等同意图涵盖将落入本发明的范围和主旨内的这些形式或修改。

Claims (19)

1.一种半导体存储装置，通过使用基于2N个阈值电压分布的概率的反复计算对存储在一个存储单元的、作为读取单位的页不同的N位的数据进行解码，其中上述N是2以上的自然数，其特征在于，具有：
字线控制部，其进行如下控制：选择(2N-1)组电压组中、属于读取页的1位数据的读取所需的上述电压组，将所选择的上述电压组的电压作为读取电压施加到上述存储单元，上述(2N-1)组电压组包括：用于硬位读取的(2N-1)个基准电压；以及用于软位读取的、包括低于各个上述基准电压的电压以及高于各个上述基准电压的电压的多个中间电压；
对数似然比表存储部，其存储基于各个上述读取电压的对数似然比；以及
解码器，其使用存储在上述对数似然比表存储部中的与上述读取电压对应的上述对数似然比，对通过由上述字线控制部施加的上述读取电压读取到的数据进行解码。
2.根据权利要求1所述的半导体存储装置，其特征在于，
以使存储在上述一个存储单元中的N个上述1位数据的错误发生率平均化的方式设定上述读取电压。
3.根据权利要求2所述的半导体存储装置，其特征在于，
使存储在上述一个存储单元中的N个的、各个上述1位数据的解码所需的上述电压组的组数平均化。
4.根据权利要求3所述的半导体存储装置，其特征在于，
将包括在上述一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位的数据以1位数据单位进行解码，
上述字线控制部进行如下控制：在上述第一位数据的上述解码中将两组上述电压组的电压作为上述读取电压施加到上述存储单元，在上述第二位数据的上述解码中将三组上述电压组的电压作为上述读取电压施加到上述存储单元，在上述第三位数据的上述解码中将两组上述电压组的电压作为上述读取电压施加到上述存储单元。
5.根据权利要求3所述的半导体存储装置，其特征在于，
将包括在上述一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位的数据以1位数据单位进行解码，
上述字线控制部进行如下控制：在上述第一位数据的上述解码中施加两组上述电压组的电压，在上述第二位数据的上述解码中施加两组上述电压组的电压，在上述第三位数据的上述解码中施加三组上述电压组的电压。
6.根据权利要求5所述的半导体存储装置，其特征在于，
将上述(2N-1)个基准电压设定成使N个上述1位数据的上述错误发生率平均化。
7.根据权利要求6所述的半导体存储装置，其特征在于，
将上述中间电压设定成使N个上述1位数据的上述错误发生率平均化。
8.根据权利要求7所述的半导体存储装置，其特征在于，
上述电压组包括：上述基准电压、低于上述基准电压的两个中间电压以及高于上述基准电压的两个中间电压。
9.根据权利要求8所述的半导体存储装置，其特征在于，
上述解码是使用了低密度奇偶校验码的解码，
上述存储单元是NAND型闪存单元，
存储在上述一个存储单元中的N个上述1位数据的作为读取单位的页不同。
10.一种解码方法，通过使用基于2N个阈值电压分布的概率的反复计算，对存储在半导体存储装置的一个存储单元中的、作为读取单位的页不同的N位的数据按照每个上述页进行解码，其中上述N是2以上的自然数，其特征在于，具有以下工序：
电压施加工序，选择(2N-1)组电压组中、上述N位中的属于读取对象的上述页的1位数据的读取所需的上述电压组，将所选择的上述电压组的电压作为读取电压施加到上述存储单元，所述(2N-1)组电压组包括：用于硬位读取的(2N-1)个基准电压以及用于软位读取的、包括低于各个上述基准电压的电压以及高于各个上述基准电压的电压的多个中间电压；以及
解码工序，使用存储在对数似然比表存储部中的对数似然比，对通过施加到上述存储单元的上述读取电压读取到的数据进行解码，上述对数似然比表存储部存储基于各个上述读取电压的对数似然比。
11.根据权利要求10所述的解码方法，其特征在于，
以使存储在上述一个存储单元中的N个上述1位数据的错误发生率平均化的方式设定上述读取电压。
12.根据权利要求11所述的解码方法，其特征在于，
使存储在上述一个存储单元中的N个的、各个上述1位数据的解码所需的上述电压组的组数平均化。
13.根据权利要求11所述的解码方法，其特征在于，
将包括在上述一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位的数据以1位数据单位进行解码，
在上述电压施加工序中，在上述第一位数据的上述解码中将两组上述电压组的电压作为上述读取电压施加到上述存储单元，在上述第二位数据的上述解码中将三组上述电压组的电压作为上述读取电压施加到上述存储单元，在上述第三位数据的上述解码中将两组上述电压组的电压作为上述读取电压施加到上述存储单元。
14.根据权利要求11所述的解码方法，其特征在于，
将包括在上述一个存储单元中最初存储的第一位数据、接着存储的第二位数据以及最后存储的第三位数据的3位数据以1位数据单位进行解码，
在上述电压施加工序中，在上述第一位数据的上述解码中施加两组上述电压组的电压，在上述第二位数据的上述解码中施加两组上述电压组的电压，在上述第三位数据的上述解码中施加三组上述电压组的电压。
15.根据权利要求14所述的解码方法，其特征在于，
将上述(2N-1)个基准电压设定成使N个上述1位数据的上述错误发生率平均化。
16.根据权利要求15所述的解码方法，其特征在于，
将上述中间电压设定成使N个上述1位数据的上述错误发生率平均化。
17.根据权利要求16所述的解码方法，其特征在于，
上述电压组包括：上述基准电压、低于上述基准电压的两个中间电压以及高于上述基准电压的两个中间电压。
18.根据权利要求17所述的解码方法，其特征在于，
上述解码是使用了低密度奇偶校验码的解码，
上述存储单元是NAND型闪存单元，
存储在上述一个存储单元中的N个上述1位数据的作为读取单位的页不同。
19.一种半导体存储装置，其特征在于，具备：
存储单元，其存储包括第一位和第二位的N位的数据，其中上述N是2以上的自然数；
字线，其对上述存储单元施加读取电压；
字线控制部，其为了从上述存储单元读取数据，进行对上述字线施加读取电压的控制；
对数似然比表存储部，其存储基于各个读取电压的对数似然比；以及
解码器，其被输入通过施加到上述字线的读取电压读取到的数据，
上述字线控制部，在读取上述第一位的情况下，为了读取第一硬位，将第一基准电位施加到上述字线，在读取上述第二位的情况下，为了读取第二硬位，将低于上述第一基准电位的第二基准电位以及高于上述第一基准电位的第三基准电位施加到上述字线，
上述字线控制部，在读取上述第二位的情况下，为了读取软位，将低于上述第二基准电位的第一中间电位、高于上述第二基准电位的第二中间电位、高于上述第二中间电位且低于上述第三基准电位的第三中间电位、以及高于上述第三基准电位的第四中间电位施加到上述字线，
上述解码器使用与上述软位对应的对数似然比进行上述第二位的解码，
上述第二中间电位与上述第一基准电位之差大于上述第二中间电位与上述第二基准电位之差，
上述第三中间电位与上述第一基准电位之差大于上述第三中间电位与上述第三基准电位之差，
上述解码器，在上述存储单元的阈值电压在上述第二中间电位与上述第三中间电位之间的情况下，使用同一对数似然比进行上述第二位的解码。
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