CN102652299A - 半导体设备和存储器系统 - Google Patents

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Abstract

根据一个实施例，一种能够与主机装置（2）通信的半导体设备（1，12）包括符号生成单元（24）、编码单元（25）和传输单元（26）。符号生成单元（24）包括随机数生成电路（32）并且根据由随机数生成电路（32）生成的随机数来生成符号。编码单元（25）为符号执行8b/10b编码。传输单元（26）将由8b/10b编码单元（25）编码的符号传输到主机装置（2）。

Description

半导体设备和存储器系统
相关申请的交叉引用
本申请基于且要求2009年12月9日提交的序号为2009-2779719的日本专利申请的优先权的权益；此处通过引用将上述日本专利的全部内容并入。
技术领域
此处描述的实施例一般涉及半导体设备以及存储器系统，并且例如涉及存储器系统和主机设备之间通信的方法。
背景技术
最近明显的是，由于数字照相机等的分辨率的增加导致图片清晰度的增加，增加诸如SDTM的数据存储设备的容量以及通过增加图片数据的帧速率实现较高图片质量。基于上述背景，诸如数字照相机的主机设备等和诸如记录数据的存储器设备等之间的数据传输量持续增加。在传输这样的大量数据时，基于较小幅度差分信号的高速串行传输系统通常从简化连接电缆、抑制功率消耗和降低EMI辐射噪声的角度来使用。此外，在上述高速串行传输系统中，通常使用8b/10b的编码以稳定传输。
如果使用串行传输系统在数据通信时间连续传输相同的数据项（例如，“00”或“FF”），出现具有对应于连续模式（pattern）的时间段的频率分量的谐波噪声。因此，作为用于处理上述情况的方法，已知的是在数据上叠加随机数并传输结果的所谓的置乱系统。例如，在David Robert Stauffer等在Springer出版的“High-Speed Serdes Devices and Applications”中公开了该系统，2008，140页到143页。
然而，在传统的置乱系统中，用于处理连续传输固定模式的情况以在非数据传输时间（即，在空闲状态）保持串行传输的同步的方法还未被考虑，并且还没解决在空闲状态中出现噪声的问题。
发明内容
一般来说，根据一个实施例，一种能够与主机装置通信的半导体设备包括：符号生成单元；编码单元；以及传输单元。所述符号生成单元包括随机数生成电路且根据由所述随机数生成电路生成的随机数来生成符号。所述编码单元执行用于所述符号的8b/10b编码。所述传输单元将由8b/10b编码单元编码的符号传输给所述主机装置。
附图说明
图1是根据第一实施例的存储器系统的框图；
图2是示出了根据第一实施例的存储器卡中的信号到信号引脚的分派的示意图；
图3是根据第一实施例的存储器控制器的框图；
图4是示出了根据第一实施例的符号的示意图；
图5是用于说明根据第一实施例的通信状态的定时图；
图6是用于说明根据第一实施例的符号生成单元的操作的流程图；
图7是示出了在通信时的频率谱的图表；
图8到图10每一个都是示出了根据第一实施例的频率谱的图表；
图11是根据第二实施例的存储器控制器的框图；
图12是用于说明根据第二实施例的通信状态的定时图；
图13是用于说明根据第二实施例的存储器系统的操作的流程图；
图14是示出了根据第二实施例的频率谱的图表；
图15是用于说明根据第二实施例的修改的通信状态的定时图；以及
图16和17的每一个是用于说明根据第三实施例的通信状态的定时图。
具体实施例
[第一实施例]
通过采用SD存储器卡（此后将简单地称为存储器卡）作为实例来解释根据第一实施例的半导体设备和存储器系统。
<存储器卡的整体配置>
首先，通过参考图1来解释存储器卡的整体配置。图1是根据本实施例的存储器卡的框图。
如图所示，存储器卡1与诸如个人计算机、数字照相机等的主机设备2进行通信。主机设备2包括用于经由总线接口14存取与主机设备2连接的存储器卡1的软件和硬件。当将存储器卡1连接到主机设备2时，存储器卡1响应于电源的接收而操作，并且执行对应于来自主机设备2的存取的过程。
存储器卡1经由总线接口14与主机设备2传递数据。存储器卡1包括NAND闪速存储器芯片（也被简单地称为NAND闪速存储器或闪速存储器）11、控制NAND闪速存储器11的存储器控制器12和多个信号引脚（第1到第17引脚）13。
多个信号引脚13电连接到存储器控制器12。例如，如图2所示进行信号到多个信号引脚13的第1到第17引脚的分派。图2是示出了第1到第17引脚和分派给上述引脚的信号的表。
分别将数据0到数据3分派给第7、第8、第9和第1引脚。还将第1引脚分配给卡检测信号。此外，将第2引脚分配给命令CMD、将第3引脚和第6引脚分配给地电势GND、将第4引脚分配给电源电势VDD、并且将第5引脚分配给时钟信号CLK。
此外，将第10引脚、第13引脚、第14引脚和第17引脚分配给电源电压VDD或地电势GND。此外，为第11引脚、第12引脚、第15引脚以及第16引脚分配形成差分信号对的数据（D1+）、数据（D1-）、数据（D0+）和数据（D0-）。上述引脚是用于小幅度差分信号的补偿信号的端子。例如，D0+和D0-的信号对用于从主机设备2到存储器卡1的信号传输。此外，D1+和D1-的信号对用于从存储器卡1到主机设备2的信号传输。
形成存储器卡1，以能够被可去除地插入到主机设备2中形成的插槽内。主机设备2中提供的主机控制器（未示出）通过第1引脚到第17引脚与存储器卡1中的存储器控制器12通信各种信号和数据项。例如，当将数据写入到存储器卡1中时，主机控制器将写入命令作为串行信号通过第11和12引脚传输到存储器控制器12。此时，响应于供应给第7和8引脚的时钟信号，存储器控制器12获得提供给第11和12引脚的写入命令。
仅使用第11和12引脚，将写入命令串行地输入到存储器控制器12。如图2所示来布置被分派到命令输入的第11和12引脚，并且使用多个信号引脚13和对应于引脚13的总线接口14（SD接口）以允许主机设备2中的主机控制器和存储器卡1彼此通信。
另一方面，通过用于NAND闪速存储器的接口来执行NAND闪速存储器11和存储器控制器12之间的通信。因此，尽管此处的附图没有示出，例如通过8比特的输入和输出（I/O）线来连接NAND闪速存储器11和存储器控制器12。
例如，当存储器控制器12将数据写入NAND闪速存储器111中时，存储器控制器12经由I/O线将数据输入命令80H、列地址、页地址、数据和程序命令10H依次输入到闪速存储器11。在这种情况下，命令80H的“H”表示16进制数并且在实践中，将“10000000”的8比特信号并行地供应到8比特的I/O线。即，将多个比特的命令并行地供应到用于NAND闪速存储器的接口。
此外，通过用于NAND闪速存储器的接口，用于NAND闪速存储器11的命令和数据通常使用同一I/O线并通信。因此，主机设备2中的主机控制器和存储器卡1之间进行通信的接口和NAND闪速存储器11和存储器控制器12之间进行通信的接口不同。
<存储器控制器12的配置>
接下来，解释在图1中示出的存储器卡1中提供的存储器控制器12的细节。在该情况下，NAND闪速存储器11具有已知的配置，并且因此省略其解释。
存储器控制器12管理NAND闪速存储器11的内部物理状态（例如，逻辑扇区地址数据的号码包含在哪个物理块地址中以及哪个块被设置为擦除状态）。然后，存储器控制器12执行根据主机设备12的请求从NAND闪速存储器11读取数据、传递相同的数据到主机设备2以及在NAND闪速存储器11中写入从主机设备2供给的数据的操作。为了简化下述解释，在仅将关注点放在执行从存储器控制器12到主机设备2的通信的配置上的情况下进行解释。
图3是存储器控制器12的框图。如图中所示的，存储器控制器12包括闪速存储器控制器（flash controller）21、缓冲器22、命令/数据控制单元23、符号生成单元24、8b/10b编码单元25、主机接口模块26、微处理单元（MPU）27、只读存储器（ROM）28和随机存取存储器（RAM）29。在这种情况下，图中的实线指示数据流且符号和虚线指示MPU 27的控制状态。
闪速存储器控制器21基于MPU 27的控制，执行存储器控制器12和NAND闪速存储器11之间的接口过程。例如，在数据读取时间，其接收从NAND闪速存储器11传递的读取数据并且在缓冲器22中存储所述数据。
缓冲器22临时保持读取数据且将数据输出到命令/数据控制单元23。
符号生成单元24包括随机数生成电路32、基于MPU 27的控制发布与主机设备2进行通信所需的各种符号（也被称为命令或控制信号）以及将数据输出到命令/数据控制单元23。作为随机数生成电路32，例如，可以使用线性反馈移位寄存器。当然，并不限于此。符号生成单元24可以发布指示非数据通信时间的空闲状态的符号。因此，符号生成单元24可以生成多种类型的符号作为指示空闲状态的符号，并基于由随机数生成电路32生成的随机数来确定多种类型的符号中的一种。稍后会详细解释这一点。
命令/数据控制单元23根据MPU 27的控制，选择来自缓冲器22的读取数据和来自命令/数据控制单元23的符号中的一个，并将其输出到8b/10b编码单元25。
8b/10b编码单元25执行用于从命令/数据控制单元23供应的信号（读取数据或符号）的8b/10b编码，并且将结果输出到主机接口模块26。8b/10b编码是用于将8比特的信号编码为10比特的信号的过程。通过特定表的使用来执行编码，并且由符号Dxx.x来表示编码结果。即，通过符号D00.0到D31.7来表示“00H”到“FFH”的8比特数据。将符号具体地称为D-码。此外，将不用作D-码的一些比特串用作控制符号且被称为K-码。通过使用已知技术来执行8b/10b编码，并且背景技术中提到的文献的第137到139页中描述了其详细细节。
主机接口模块26执行与主机设备2相关的接口过程。如图3所示，主机接口模块26包括并行到串行转换单元30和串行输入端口31。并行到串行转换单元30将从8b/10b编码单元25供应的10比特并行数据转换为串行数据，并且将其输出到串行输出端口31。串行输出端口31将接收的串行数据经由总线接口14传输给主机设备2。
MPU 27控制存储器卡1的整体操作。例如，当存储器卡1接收到电力时，MPU 27通过读取在ROM 28和RAM 29中存储的固件（控制程序）以及执行重置过程，在RAM 29上形成各种表。此外，MPU 27从主机设备2接收写入命令、读取命令并且擦除命令，以及根据接收的命令控制闪速存储器控制器21、命令/数据控制单元23、符号生成单元24、8b/10b编码单元25和主机接口模块26的操作。
ROM 28存储由MPU 27执行的控制程序等。RAM 29用作MPU 27的工作区域并且存储控制程序和各种表。
<通过符号生成单元24生成的符号>
接下来，通过参考图4来解释符号生成单元24生成的一些符号。图4是示出了由符号生成单元24生成的符号的符号名称、其功能和8b/10b编码获得的代码。
如图所示，符号生成单元24可以生成符号SYN、COM、LIDL0和LIDL1。符号SYN是用于与主机设备达成同步并由8b/10b编码编码为符号31.5的信号。符号COM是指示逗号（即，符号之间的分隔符或分割）并由8b/10b编码编码为符号K28.5的信号。符号LIDL0和LIDL1是指示在存储器卡1和主机设备2之间没有执行数据通信的空闲状态的信号。符号LIDL0是由8b/10b编码编码为符号K28.3的信号，并且符号LIDL1是被编码为符号D13.2、D19.2或D18.5的信号。
<存储器卡1和主机设备2之间的通信>
接下来，通过参考图5来解释存储器卡1和主机设备2之间的通信细节。图5是从存储器卡1传输到主机设备2的信号的定时图。
如图所示，连接到主机设备2的存储器卡1传输用于建立与主机设备2的同步的符号集SYNC给主机设备2。符号集SYNC是符号COM和符号SYNC的组合。包括符号COM、SYN的一个符号集SYNC被连续地传输（时间t0到t1）直到获得与主机设备2的同步位置。
存储器控制器21在时间段t0到t1的操作如下。即，当检测到与主机设备2的连接时，MPU指示符号生成单元24生成符号COM、SYN。响应于此，符号生成单元24重复地生成符号COM、SYN并且将其输出到命令/数据控制单元23。此外，根据MPU 27的指令，命令/数据控制单元23将从符号生成单元24供应的符号COM、SYN传递到8b/10b编码单元25。然后，8b/10b编码单元根据MPU 27的指令分别将接收的符号COM、SYN编码为符号K28.5、D31.5，并且将其输出到主机接口模块26。然后，主机接口模块26将接收的符号K28.5、D31.5传送到主机设备2。
如果在时刻t1建立与主机设备2的同步，执行数据通信。即，如图5的时刻t1到t2所示，将数据信号从存储器卡1传输到主机设备2。数据信号是一系列由8b/10b编码获得的D-码。
存储器控制器12在t1到t2的时间段中的操作如下。即，当接从主机设备2接收到数据读取命令和地址时，MPU 27发布关于NAND闪速存储器111的读取命令和地址，并且指示NAND闪速存储器111经由闪速存储器控制器21来读取数据。然后，由闪速存储器控制器21接收与传输的地址相对应的读取数据，并且将其存储在缓冲器22中。然后，命令/数据控制单元23根据MPU 27的指令将读取数据从缓冲器22传递到8b/10b编码单元25。然后8b/10b编码单元25根据MPU 27的指令将接收的数据编码为对应的D-码，并且将结果输出到主机接口模块26。此后，主机接口模块26将接收的D-码传输给主机设备2。
当在时刻t2完成了数据通信时，将存储器卡1设置为空闲状态，并且传输指示空闲状态的符号集IDL给主机设备2。符号集IDL是符号COM和符号LIDL0或LIDL1的组合。为了简化下列解释，如果LIDL0和LIDL1没有被彼此区分，则将符号称为LIDLx（x=0或1）。连续地传输（时刻t2到t3）包含符号COM和LIDLx的一个符号集IDL直到开始下一数据通信（时刻t3）。
存储器控制器12在从时刻t1到t2的时间段中的操作如下。即，当检测到缓冲器2中不再存在到主机设备2的未传输数据时，MPU 27指示符号生成单元24生成符号COM和LIDLx。响应于此，符号生成单元24重复地生成符号COM和LIDLx，并且将其输出到命令/数据控制单元23。此外，根据MPU 27的指令，命令/数据控制单元23将由符号生成单元24供应的符号COM和LIDLx传递到8b/10b编码单元25。然后，8b/10b编码单元25根据MPU 27的指令将接收的符号COM编码为符号K28.5。此外，当接收到符号LIDL0时，将符号LIDL0编码为K28.3，以及当接收到符号LIDL1时，将符号LIDL1编码为符号D13.2、D19.2或D18.5。然后，主机接口模块26将接收的符号传输到主机设备2。将符号集IDL重复地传输到主机设备2，直到之后再次开始关于主机设备2的数据通信。
<符号生成单元24的操作>
接下来，通过参考图6来解释图5中解释的在时刻t2到t3的符号生成单元的操作。图6是用于说明符号生成单元24的操作的流程图。
如图所示，当不存在要传输到主机设备2的数据（步骤S10中的否）时，符号生成单元24首先发布符号COM（步骤S11）。接下来，符号生成单元24确认由随机数生成电路32生成的随机数。然后，如果随机数是预定值（“第一值”）（步骤S13中的是），其发布符号LIDL0（步骤S14）。另一方面，如果不是第一值（步骤S13中的否），其发布符号LIDL1（步骤S15）。例如，在随机数是1比特信号的情况下，发布符号LIDL0的概率与发布符号LIDL1的概率是相同的。其中，发布符号LIDL0的概率是50%，且发布符号LIDL1的概率也是50%。
重复地执行上述操作，直到与主机设备的连接断开（步骤S16中的是），或达到数据传输定时（步骤S10中的是）。随机数生成电路32可以总是生成随机数并且仅在MPU 27给出发布符号集IDL的指令的时间段中生成随机数。
<本实施例的效果>
如上所述，利用根据第一实施例的存储器卡1，可以降低在通信时发生的噪声。效果解释如下。
在背景技术中描述的高速串行传输系统中，在数据传输开始时，连续地传输用于建立同步的符号集（图5中解释的符号COM+SYN）。在建立了同步之后，开始数据传输。
在上述系统中，可以考虑的是，连续地传输用作指示从数据传输序列终止的时刻到下一数据传输开始的时刻的时间段中的空闲状态的空闲符号的特定符号。空闲符号是保持与主机设备的同步的符号。
作为空闲符号，可以使用符号K28.3（此后称为符号LIDL）。然而，K28.3是二进制计数法表示的码“0011110010”或“1100001101”并且是具有连续生成的“0”或“1”的信号。因此，当连续地传输符号集COM+LIDL时，具有以特定模式连续的0或1的信号重复地被传输。因此，存在以下问题，特定频谱的峰值变大，且这样导致噪声的出现，特别是通过重复特定模式的符号集COM+LIDL的EMI噪声。在图7中示出了状态。图7是示出了作为其中将LIDL用作空闲符号的情况的模拟结果而获得的频率谱，横坐标表示频率（MHz），并且纵坐标表示强度（dB）。如图所示，频谱离散地发生，并且其强度相对较高且特别地在200MHz附近达到65dB。
关于这一点，利用根据本实施例的配置，将两个符号LIDL0和LIDL1用作空闲符号。其中的LIDL是与LIDL相同的符号K28.3，但LIDL1是与LIDL0不同的符号。根据随机数生成电路32生成的随机数来随机地选择使用LIDL0还是LIDL1作为空闲符号。结果，抑制在连续符号集中连续地生成相同的“0”/“1”模式并且可以抑制模式中包含的谐波辐射。因此，可以有效地抑制噪声的出现，且保持与主设备2的同步。
图8是示出了作为其中将D13.2用作LIDL1的情况的模拟结果而获得的频率谱的图表。如图所示，相比于图7的实例，频率谱的峰值更为连续（没有离散），并且结果是，每个峰值的强度变得较低。例如，在200MHz附近的峰值强度是50dB且比图7的峰值强度低15dB。例如，15dB的降低对应于关于电功率的1/30。因此，可以通过降低峰值密度来降低噪声。
此外，图9和图10是示出了作为将D19.2和D18.5用作LIDL1的情况的模拟结果而获得频谱的图表。如图所示，同样在这种情况下，频率谱的峰值强度低于图7的实例
在上述实施例中，解释将符号D13.2、D19.2或D18.5用作LIDL1的实例。然而，可以使用与上述符号不同的符号。即，由于提供其中相同数据模式的重复难以出现的配置便令人满意，如果多种类型的符号用作LIDL，该配置不受限制。
在8b/10b编码中，不使用其中在10个比特中被设置为“1”的比特的数目是7个比特或更多，或者3个比特或更小的符号以保持符号（代码）的DC平衡。如果使用在10个比特中被设置为“1”的比特的数目和被设置为“0”的比特的数目均被设置到5个比特的符号，可以保持DC平衡。然而，如果在NRZ系统中串行传输编码符号的假设下考虑到在符号中适当地出现“0”和“1”之间的改变点（比特从“0”变为“1”或从“1”变为“0”的比特位置）的限制，仅为其中5个比特的“1”和“0”被设置为平衡状态的符号限定近似为从0x00到0xFF的256个代码的一半的134个代码。将剩余的122个代码限定为其中被设置为“1”的比特的数目为6个比特或4个比特的符号。
在该情况下，为了容易地设置DC平衡的均衡，使用运行差异（runningdisparity）（此后称为RD）的索引。即，包括被设置为“1”的6个比特的符号和包括4个比特的符号的每两个集合被限定为用于每个编码。将前者定义为符号RD+并且将后者定义为符号RD-。将之前解释的其中“1”和“0”的数目被设置到仅5个比特的符号限定为RD±0。
在8b/10b编码中，选择符号，使得RD+和RD-交替地出现在连续符号中。在具有RD±0的符号的情况中，将下一符号的RD选择作为直接之前的RD的继任者。
因此，8b/10b编码且传输的符号串使用其中交替生成RD+和RD-的代码的系统，以保持DC平衡。然而，如果与空闲状态中传输的IDL符号集相似地传输连续的COM、LIDL符号，在不使用根据本实施例的创建随机形式的方法的情况下，周期性地发生RD的反转。例如，如果连续地传输其每一个均由COM（K28.5）和LIDL0（K28.3）配置的ILD符号集，为每个符号反转RD并且传输2个符号周期的固定模式。如果传输了这种周期性的固定模式，在周期中发生强EMI噪声并且在周期整数倍的频率上发生依赖于该模式的谐波噪声。
在本实施例中，通过使用被设置到RD±0的符号D13.2、D19.2或D18.5作为LIDL1，在COM、LIDL1的IDL符号集中发生一次RD的反转。在配置COM和LIDL0的K符号中，通过反转RD-符号的每个比特的值来获得RD+符号。因此，在其中反转了RD的符号集中，按倒相位关系（phase-inverted relationship）设置频谱分量。因此，如果传输夹住由COM和LIDL1配置的IDL符号集的COM和LIDL0的IDL符号集，COM和LIDL0的IDL符号集的频谱分量彼此取消，且可以期待依赖于模式的抑制谐波噪声的效果。
如果使用通过交替地传输COM和LIDL0的IDL符号集和COM和LIDL1的IDL符号集或者在传输了N次COM和LIDL0的IDL符号集之后传输COM和LIDL1的IDL符号集来反转RD的系统，由于固定的RD反转周期，导致不能抑制反转周期中的EMI噪声的出现。因此，在本实施例中，为了防止RD反转的周期固定，提出分散地设定RD反转的周期且通过根据随机数选择LIDL0的符号集和LIDL1的符号集来抑制EMI噪声的峰值。
确认的是，在上述实施例中解释的LIDL符号D13.2、D19.2和D18.5均被设置到变为RD±0的符号，并且通过与LIDL0（K28.3）组合来获得EMI噪声抑制效果。此外，上述符号是其中通过在变为RD±0的多个LIDL1符号候选之间进行模拟而确认抑制效果大的符号。
[第二实施例]
接下来，将解释根据第二实施例的半导体设备和存储器系统。在本实施例中，在符号集中包括随机数数据，而不是使用多种类型的符号作为空闲符号。在下面的说明中，仅解释与第一实施例不同的部分。
<存储器控制12的配置>
图11是根据本实施例的存储器控制器12的框图。如图所示，利用如下配置来形成根据本实施例的存储器控制器12，其中在第一实施例解释的图3的配置中进一步提供置乱数据生成单元33。
置乱数据生成单元33包括随机数生成电路34。于是，其根据MPU27的控制来使用随机数生成电路34，生成例如8比特的随机数数据（置乱数据）SRDi（i=0到N，其中N是大于或等于1的自然数）。作为随机数生成电路34，例如可以使用线性反馈寄存器。
除了在第一实施例中解释的功能之外，8b/10b编码单元25还具有执行用于由置乱数据生成单元33生成的置乱数据SRDi的8b/10b编码的功能。
符号生成单元24发布作为空闲符号的一种类型的符号LIDL。例如，符号LIDL是K28.3。即，提供在第一实施例中仅发布LIDL0作为空闲符号的配置。
<存储器卡1和主机设备2之间的通信>
接下来，通过参考图12来解释存储器卡1和主机设备2之间的通信细节。图12是从存储器卡1传输到主机设备2的信号的定时图，并且图12对应于第一实施例中的图5。然而，由于建立与主机设备2的同步的操作与第一实施例的操作相同，因此附图中未示出上述状态。此外，在下面的说明中，仅解释与第一实施例的操作不同的时刻t2到t3中的操作。
当在时刻t2完成数据通信时，存储器卡1被设置为空闲状态并且将符号集IDL传输到主机设备2。符号集IDL是符号COM、符号LIDL和与由置乱数据生成单元33生成的置乱数据SRDi对应的符号的组合。由于置乱数据SRDi是由随机数生成电路34生成的随机数，所以每次生成符号集IDL，置乱数据SRDi的值变化。连续地传输（时刻t2到t3）包含符号COM、LIDL和SRDi的一个符号集IDL，直到开始下一数据通信（时刻t3）。
存储器控制器12在时刻t2到t3的时间段内的操作如下。即，当检测到缓冲器2中不再存在到主机设备2的未传输数据，MPU 27指示符号生成单元24生成符号COM和LIDL。响应于此，符号生成单元24重复地生成符号COM和LIDL，并且将其输出到命令/数据控制单元23。此外，MPU 27指示置乱数据生成单元33生成置乱数据SRDi。响应于此，置乱数据生成单元33使用随机数生成电路34来生成置乱数据SRDi，并且将其输出到命令/数据控制单元23。然后，根据MPU 27的指令，命令/数据控制单元23将从符号生成单元24供应的符号COM和LIDL以及从置乱数据生成单元33供应的置乱数据SRDi传递到8b/10b编码单元25。然后，8b/10b编码单元25根据MPU 27的指令对接收的符号COM，LIDL和置乱数据SRDi执行8b/10b编码。然后，主机接口模块26将接收的符号传输到主机设备2。将符号集IDL重复地传输到主机设备2，直到之后关于主机设备2的数据通信再次开始。
<符号生成单元24和置乱数据生成单元33的操作>
接下来，通过参考图13来解释图5中解释的在时刻t2到t3的符号生成单元24和置乱数据生成单元33的操作。图13是用于说明符号生成单元24和置乱数据生成单元33的操作的流程图。
如图所示，当不存在要传输到主机设备2的数据（步骤S10中的否），符号生成单元24首先发布符号COM（步骤S11）并且随后发布符号LIDL（步骤S20）。此外，置乱数据生成单元33生成置乱数据SRDi（步骤S21）。
重复地执行上述操作，直到与主机设备2的连接断开（步骤S16中的是），或达到数据传输定时（步骤S10中的是）。随机数生成电路34可以总是生成随机数并且仅在MPU 27给出产生置乱数据SRDi的指令的时间段中生成随机数。
<本实施例的效果>
如上所述，利用根据第二实施例的存储器卡1，可以获取与第一实施例的效果相同的效果。
通过根据本实施例的配置，置乱数据SRDi包含在符号集中，而不是将空闲符号的类型数目设置为一种类型（LIDL：K28.3）。通过随机数生成电路34来生成置乱数据SRDi。更具体地，例如，置乱数据是由M序列生成的比特字符串，并且置乱数据是通过生成器多项式（X15+X5+X4+X3+X1）形成的随机数。
可以抑制其中“0”/“1”以特定模式连续出现的信号被重复，并且通过将上述随机数引入到符号集中来阻止频率谱的峰值的增加。图14是示出了本实施例的模拟结果的频率谱的图表。如图所示，频谱变得更连续并且相比于第一实施例中解释的图7的情况，更加降低了峰值强度。例如，200MHz附近的峰值密度近似为60dB并且相比于图7的情况，降低5dB。结果是，可以降低噪声。
在本实施例中，解释作为实例的指示空闲状态的一个符号集是COM+LIDL+SRDi的情况，但是可以将置乱数据项SRDi的数目设置为2字节或更多。图15是从存储器卡1传输到主机设备2的信号的定时图，用于说明一个符号集中包含了两字节置乱数据项SRDi、SRDi（i+1）的实例。如图所示，第一符号集是COM+LIDL+SRD0+SRD1，在上述符号集之后的符号集是COM+LIDL+SRD2+SRD3，并且它们被相似地确定。
因此，可以更宽地扩展频谱并且可以通过增加置乱数据的字节数目来降低噪声。在该情况下，优选将置乱数据项的数目设置为2n（其中n是自然数），即，置乱数据的数据量是2n字节。
[第三实施例]
接下来，将会解释根据第三实施例的半导体设备和存储器系统。通过应用第一实施例到符号SYN（此后称为同步符号）来获取本实施例。即，在本实施例中，生成两种类型的SYN（SYN0、SYN1），而不是生成第一实施例中的两种类型的LIDL。其他与第一实施例相同，并且因此，下面进行简单地解释。
<存储器卡1和主机设备2之间的通信>
图16是从存储器卡1传输到主机设备2的信号的定时图。如图所示，由于将符号集SYNC用于建立与主机设备2的同步，选择COM+SYN0或COM+SYN1。基于符号生成单元24中的随机数生成电路32生成的随机数，确定生成SYN0还是SYN1，类似与第一实施例中解释的LIDL0、LIDL1。
<本实施例的效果>
利用根据本实施例的配置，可以实现与第一实施例相同的效果。当建立了与主机设备2的同步时，重复地传输符号集SYNC。因此，同样，在该时间段。存在其中“0”/“1”以特定模式连续出现的信号被重复的概率。然而，可以防止其中“0”/“1”以特定模式连续出现的信号被重复，并且通过如本实施例的准备两种类型的符号SYN（SYNx：x=0或1）并随机地需选择它们中的一个来降低噪声。此外，希望将SYNx设置为如第一实施例中的其中RD变为±0的符号。
[第四实施例]
接下来，将会解释根据第四实施例的半导体设备和存储器系统。通过应用第二实施例到符号SYN（此后称为同步符号）来获取本实施例。即，在本实施例中，替代地，置乱数据SRDi不与第二实施例中一样在符号集IDL中，而是包括在符号集SYNC中。其他与第二实施例相同，并且因此，下面进行简单地解释。
<存储器卡1和主机设备2之间的通信>
图17是从存储器卡1传输到主机设备2的信号的定时图。如图所示，用于建立与主机设备2的同步的符号集SYNC是COM+SYN+SRDi。当然，可以将在一个符号集SYNC中包含的置乱数据设置为两个字节或更多。
<本实施例的效果>
利用根据本实施例的配置，可以实现与第二实施例相同的效果。
如上所述，根据第一和第三实施例的半导体设备12和存储器系统1可以与主机装置2进行通信。设备12和系统1包括符号生成单元24，其包括随机数生成电路32且根据随机数生成电路32生成的随机数来生成符号LIDL0、LIDL1（或SYNC0、SYNC1）；编码单元25，其为符号执行8b/10b编码；以及传输单元26，其将由8b/10b编码单元25编码的符号传输到主机装置2。
此外，根据第二和第四实施例的半导体设备12和存储器系统1可以与主机装置2进行通信。设备1和系统1包括能够生成符号的符号生成单元24；置乱数据生成单元33，能够生成置乱数据SRD；编码单元25，其为符号和置乱数据SRD执行8b/10b编码；以及传输单元26，其将8b/10b编码单元25编码的符号和置乱数据SRD作为一个符号集传输到主机装置2。
例如，符号指示与主机设备2的非通信时间段的空闲状态，或用于建立与主机设备2的同步。
此外，在第一和第三实施例中，将其中空闲符号是两种类型的LIDL0和LIDL1且同步符号是两种类型的SYN0和SYN1的情况中作为实例来解释。然而，可以将符号生成单元24配置为生成三种或更多种类型的空闲符号和同步符号。即使在三种或多种类型的情况下，根据随机数来确定要生成的符号中的一个。此外，符号生成单元24可以生成多个符号，然后根据随机数选择多个符号中的一个，并且将选择的符号输出到命令/数据控制单元23，而不根据随机数来确定要生成的符号。
此外，第一和第二实施例可以结合。即，通过使用符号COM+（LIDL0或LIDL1）+SRDi来配置空闲时间的符号集IDL。这还可以应用到第三和第四实施例。即，可以使用符号COM+（SYN0或SYN1）+SRDi来配置同步时间的符号集SYNC。
此外，在第一和第二实施例中，解释了其中仅为空闲符号准备多个符号或为其添加置乱数据的情况。此外，在第三和第四实施例中，解释了其中仅为同步符号准备多个符号或为其添加置乱数据的情况。然而，可以同时执行第一或第二实施例与第三或第四实施例。即，可以为空闲符号和同步符号二者准备多个符号或为其添加置乱数据准备。
此外，可以将第一到第四实施例应用到不是空闲符号和同步符号的符号。即，如果使用假设由于其中“0”/“1”以特定模式连续出现的信号的重复而导致出现噪声的另一符号，通过准备多种类型的符号并且随机地选择多种符号中的一个或增加随机数据来获得相同的效果。
此外，如背景技术中解释的，可以在数据保持以置乱状态设置的同时将数据传输到主机设备2。在这种情况下，在图3和11中，可以在缓冲器和命令/数据控制单元33之间提供置乱数据生成单元33，并且置乱数据生成单元33能够对从缓冲器22供应的读取数据进行置乱。此外，通过使用较小幅度差分信号的高速串行数据传输的近期传输速度增加到1Gbps或更多。然后，在1Gbps或更多的高速数据传输中，使用用于在相同信号线上复用数据信号和时钟信号且传输它们的系统。已知的这种系统是时钟复用系统。在时钟复用系统中，通过在数据接收侧检测传输信号的信号切换来回放时钟。如果将第一到第四实施例应用到上述超高速数据传输系统，可以获得更明显的效果。
此外，可以通过使用硬件来执行或可以使用软件来执行第一到第四实施例中解释的符号和随机数据的生成。然而，从操作速度的角度来看，希望使用专用硬件。当通过使用软件来执行时，例如，通过在ROM 28等中存储符号生成程序且允许MPU 27来执行程序，执行图6中示出的操作。这还可以应用到随机数据的生成。
此外，在第一到第四实施例中，仅解释将信号输出到主机设备2的存储器卡1的配置。当从主机设备2接收信号时，可以执行在传输时间的所述信号的相反操作。例如，主机接口模块26包括串行输入端口和串行到并行转换单元。然后，串行输入端口从主机设备2接收信号，并且串行到并行转换单元将其转换为并行信号。随后，8b/10b编码单元25将10比特并行数据编码为8比特，并且将其存储在缓冲器22中。然后，MPU 27发布与NAND闪速存储器11相关的数据写入命令，并且经由闪速存储器控制器21将数据输出到NAND闪速存储器11。
此外，在图5、12、16和17中，当建立了与主机设备2的同步时，存储器卡1还从主机设备2接收符号集SYNC。此外，其在空闲时间从主机设备2接收符号集IDL。如第一到第四实施例中解释的，符号可以是基于随机数从多个符号中选择的符号或是添加有置乱数据的符号。即，不仅存储器卡1而且主机设备2均具有根据第一到第四实施例的配置，并且上述实施例旨在包含上述配置。
当然，在上述实施例中，将其中SD存储器卡用作存储器系统的情况作为实例来解释，但是可以使用具有诸如SD IO设备或超高速（UHS）II卡的SD接口的另一设备且可以使用其它设备。当然，不限于具有NAND闪速存储器11的存储器卡，可以使用其它存储介质并且可以广泛地应用执行高速数据传输的电子设备，而不限于存储介质。
虽然已经描述了一些实施例，这些实施例仅通过实例的方式来呈现，并且不希望限制本发明的范围。实际上，此处描述的新颖的实施例可以体现在各种其它的形式中；此外，在不脱离本发明的精神的情况下，可以做出此处描述的实施例的形式上的各种省略、替代和改变。附加的权利要求和它们的等价形式旨在覆盖将落入本发明的范围和精神内的这种形式或修改。

Claims (18)

1.一种能够与主机装置通信的半导体设备，包括：
符号生成单元，其包括随机数生成电路并根据由所述随机数生成电路生成的随机数来生成符号；
编码单元，其为所述符号执行8b/10b编码；以及
传输单元，其将由8b/10b编码单元编码的所述符号传输到所述主机装置。
2.根据权利要求1所述的设备，其中所述符号指示空闲状态。
3.根据权利要求1所述的设备，其中使用所述符号来建立与主机装置的同步。
4.根据权利要求1所述的设备，其中所述符号生成单元根据所述随机数来生成第一符号和第二符号中的一个以作为指示空闲状态的符号，所述第一和第二符号中的一个是运行差异变为±0的符号。
5.根据权利要求4所述的设备，其中所述运行差异变为±0的符号是由8b/10b编码限定的符号D13.2、D19.2和D18.5中的一个。
6.一种能够与主机装置通信的半导体设备，包括：
能够生成符号的符号生成单元；
能够生成置乱数据的置乱数据生成单元；
编码单元，其为所述符号和置乱数据执行8b/10b编码；以及
传输单元，其将由8b/10b编码单元编码的所述符号和置乱数据作为一个符号集传输到所述主机装置。
7.根据权利要求6所述的设备，其中所述符号指示空闲状态。
8.根据权利要求6所述的设备，其中使用所述符号来建立与所述主机装置的同步。
9.根据权利要求6所述的设备，其中所述置乱数据生成单元生成2n字节的置乱数据，所述符号和2n字节的置乱数据被用作所述一个符号集，并且n是大于或等于1的自然数。
10.一种存储器系统，包括：
能够保持数据的非易失性半导体存储器设备；以及
存储器控制器，其能够将从主机装置接收的写入数据写入到所述半导体存储器设备，并且将从所述半导体存储器设备读取的读取数据传输到所述主机装置；
其中所述存储器控制器包括：符号生成单元，其包括随机数生成电路并根据由所述随机数生成电路生成的随机数来生成符号；
编码单元，其为所述符号执行8b/10b编码；以及
传输单元，其将由8b/10b编码单元编码的所述符号传输到所述主机装置。
11.根据权利要求10所述的系统，其中所述符号指示空闲状态。
12.根据权利要求10所述的系统，其中使用所述符号来建立与所述主机装置的同步。
13.根据权利要求10所述的设备，其中所述符号生成单元根据所述随机数来生成第一符号和第二符号中的一个以作为指示空闲状态的符号，所述第一和第二符号中的一个是运行差异变为±0的符号。
14.根据权利要求13所述的设备，其中所述运行差异变为±0的符号是由8b/10b编码限定的符号D13.2、D19.2和D18.5中的一个。
15.一种存储器系统，包括：
能够保持数据的非易失性半导体存储器设备；以及
存储器控制器，其能够将从主机装置接收的写入数据写入到所述半导体存储器设备，并且将从所述半导体存储器设备读取的读取数据传输到所述主机装置；
其中所述存储器控制器包括：
能够生成符号的符号生成单元；
能够生成置乱数据的置乱数据生成单元；
编码单元，其为所述符号和置乱数据执行8b/10b编码；以及
传输单元，其将由8b/10b编码单元编码的所述符号和置乱数据作为一个符号集传输到所述主机装置。
16.根据权利要求15所述的系统，其中所述符号指示空闲状态。
17.根据权利要求15所述的系统，其中使用所述符号来建立与所述主机装置的同步。
18.根据权利要求15所述的系统，其中所述置乱数据生成单元生成2n字节的置乱数据，所述符号和2n字节的置乱数据被用作所述一个符号集，并且n是大于或等于1的自然数。
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