CN102646625A

CN102646625A - 半导体器件的形成方法

Info

Publication number: CN102646625A
Application number: CN2011100428307A
Authority: CN
Inventors: 张海洋; 王新鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-02-22
Filing date: 2011-02-22
Publication date: 2012-08-22
Anticipated expiration: 2031-02-22
Also published as: CN102646625B

Abstract

一种半导体器件的形成方法，包括：分别提供基底和压印模具，所述基底包括：绝缘层和覆盖所述绝缘层的硬掩膜层，所述压印模具至少具有第一凸台和第二凸台，且第一凸台和第二凸台具有不同的高度；使用所述压印模具对所述基底进行压印，使压印后的基底内具有与第一凸台相对应的第一开口，及与第二凸台相对应第二开口；沿第一开口在基底内形成第一沟槽，沿第二开口在基底内形成第二沟槽，且第一沟槽的深度小于第二沟槽的深度。本发明的半导体器件的形成工艺简单，可以在同一步骤中形成第一沟槽和第二沟槽，第一沟槽和第二沟槽的位置精度高，半导体器件的质量稳定性好，且制作半导体器件的成本较低。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造技术，尤其涉及后端线程的一种半导体器件的形成方法。

背景技术

半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着半导体技术的不断进步，器件的功能不断强大，但是半导体制造难度也与日俱增。而光刻技术是半导体制造工艺中最为关键的生产技术，随着半导体工艺节点进入到更低的节点，现有的193nm的ArF光源光刻技术已经无法满足半导体制造的需要，超紫外光光刻技术(EUV)、多波束无掩膜技术和纳米压印技术成为下一代光刻候选技术的研究热点。但是上述的下一代光刻候选技术仍然存在有不便与缺陷，亟待加以进一步的改进。

当摩尔定律继续向前延伸的脚步不可逆转的时候，由于压印技术的工艺简单，因此采用压印技术无疑成为了业界的最佳选择。现有技术的后端线程中形成线槽和通孔的方法要么是先形成沟槽再形成通孔，要么是先形成通孔再形成线槽。图1～图4为现有技术的后端线程中形成线槽和通孔的具体方法：

请参考图1，提供基底101，所述基底101表面依次形成有第一层间介质层103、第二层间介质层105、硬掩膜层107；

请参考图2，在硬掩膜层107表面形成图形化的第一光刻胶层109；

请参考图3，以图形化的第一光刻胶层109为掩膜形成线槽111，所述线槽111暴露出第一层间介质层105；

请参考图4，形成覆盖第一层间介质层105、第二层间介质层105和硬掩膜层107的图形化的第二光刻胶层113；

请参考图5，以图形化的第二光刻胶层113为掩膜，形成通孔115，所述通孔115为通孔。

上述后端线程的线槽和通孔的形成方法中，一方面，由于采用直接刻蚀基底的方法形成线槽和通孔，所述线槽的深度小于通孔的深度，因此只能先形成沟槽再形成通孔，或者先形成通孔再形成线槽；另一方面，至少需要形成两次图形化的光刻胶层，该过程中容易使得低K介电材料的K值增加，造成低K损害，使后端线程工艺中传输延迟，并且形成的线槽和通孔的位置精度较低，形成工艺复杂。

关于更多后端线程的半导体器件的形成方法，请参考专利号为US7435074的美国专利。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，形成的线槽和通孔的位置精度高，并且形成工艺简单。

为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：

分别提供基底和压印模具，所述基底包括：绝缘层和覆盖所述绝缘层的硬掩膜层，所述压印模具至少具有第一凸台和第二凸台，且第一凸台和第二凸台具有不同的高度；

使用所述压印模具对所述基底进行压印，使压印后的基底内具有与第一凸台相对应的第一开口，及与第二凸台相对应第二开口；

沿第一开口在基底内形成第一沟槽，沿第二开口在基底内形成第二沟槽，且第一沟槽的深度小于第二沟槽的深度。

可选地，所述使用压印模具对所述硬掩膜层进行压印包括：对所述硬掩膜层进行软化；使用所述压印模具对所述硬掩膜层进行冲压；对所述硬掩膜层进行冻结；移除所述压印模具。

可选地，所述压印模具的材料为至少两种金属的合金或金刚石。

可选地，所述第一开口的深度小于或等于硬掩膜层的厚度。

可选地，所述第二开口的深度大于硬掩膜层的厚度。

可选地，使用所述压印模具对所述基底进行压印在真空条件下进行。

可选地，所述真空的气压为10^-3～10^-11mBar。

可选地，所述第一沟槽和第二沟槽的形成工艺为干法刻蚀。

可选地，所述硬掩膜层的材料为导电材料。

可选地，所述导电材料为TiN或Cr。

可选地，所述硬掩膜层的厚度为

可选地，所述绝缘层的材料为SiO₂或掺杂有低K介电材料的SiO₂、或SiO₂和掺杂有低K介电材料的SiO₂的混合物。

与现有技术相比，本发明的半导体器件的形成方法具有以下优点：

第一，由于使用了压印模具，所述第一沟槽和第二沟槽可以在同一步骤中完成，大大节省了工艺流程；第二，由于在形成过程中无需使用光刻胶、光阻材料等，消除了低K损害带来的影响；第三，形成的第一沟槽和第二沟槽的位置精度较高，半导体器件的质量稳定性好；第四，降低了半导体器件的成本。

附图说明

图1～图5是现有技术半导体器件的形成方法的剖面结构示意图；

图6是本发明的半导体器件的形成方法的流程示意图；

图7～图11是本发明的第一实施例的半导体器件的形成方法的剖面结构示意图；

图12～图13是本发明的第二实施例的半导体器件的形成方法的剖面结构示意图；

图14～图15是本发明的第三实施例的半导体器件的形成方法的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术的后端线程中形成线槽和通孔的方法，由于采用直接刻蚀基底的方法形成线槽和通孔，而所述线槽的深度小于通孔的深度，因此，只能先形成沟槽再形成通孔，或者先形成通孔再形成线槽。现有技术的后端线程中形成线槽和通孔的方法存在问题：一方面，不能在同一步骤中形成线槽和通孔；另一方面，至少需要形成两次图形化的光刻胶层，使得低K介电材料的K值增加，造成低K损害，使后端线程工艺中传输延迟，形成的线槽和通孔的位置精度较低，并且形成工艺复杂。

针对上述问题，发明人提供了一种半导体器件的形成方法，请参考图6：

步骤S201，分别提供基底和压印模具，所述基底包括：绝缘层和覆盖所述绝缘层的硬掩膜层，所述压印模具至少具有第一凸台和第二凸台，且第一凸台和第二凸台具有不同的高度；

步骤S203，使用所述压印模具对所述基底进行压印，使压印后的基底内具有与第一凸台相对应的第一开口，及与第二凸台相对应第二开口；

步骤S205，沿第一开口在基底内形成第一沟槽，沿第二开口在基底内形成第二沟槽，且第一沟槽的深度小于第二沟槽的深度。

下面结合具体实施例对本发明的技术方案进行详细的说明。为了更好的说明本发明的技术方案，请结合以下具体实施例来理解本发明的半导体器件的形成方法。

图7～图11为本发明第一实施例的半导体器件的形成方法的剖面结构示意图。

执行步骤S201，具体请参考图7，分别提供基底300和压印模具320，所述基底300包括：绝缘层305和覆盖所述绝缘层的硬掩膜层307，所述压印模具320至少具有第一凸台309和第二凸台311，且第一凸台309和第二凸台311具有不同的高度。

其中，所述基底300的两个表面还分别与第一功能层(未图示)和第二功能层(未图示)相接触，所述第一功能层和第二功能层主要包括形成半导体器件的栅电极、源漏极、漏电极等。在本实施例中，所述基底300还包括刻蚀阻挡层301、覆盖所述刻蚀阻挡层301的隔离层303，且所述绝缘层305覆盖所述隔离层303。

具体地：所述刻蚀阻挡层301用于后续过程中阻止刻蚀继续的停止层，避免第一功能层或第二功能层。在本实施例中，所述刻蚀阻挡层301的材料为氮化硅。所述刻蚀阻挡层301的形成工艺为沉积工艺，具体为化学或物理气相沉积，所述刻蚀阻挡层301的沉积工艺为本领域技术人员公知技术，在此不再赘述。

需要说明的是，在其他实施例中，所述刻蚀阻挡层301也可以为其他材料，只要满足隔离层303和刻蚀阻挡层301之间的刻蚀选择比较大即可。

所述隔离层303用于隔离第一功能层、第二功能层中的导电元器件，以及后续形成的金属导线、导电插塞等。所述隔离层303的材料为氧化物或低K介电材料。在本实施例中，所述隔离层303选用的材料为二氧化硅。所述隔离层303的形成工艺为沉积工艺，具体为化学或物理气相沉积，所述隔离层303的沉积工艺为本领域技术人员公知技术，在此不再赘述。

所述绝缘层305也用于隔离第一功能层、第二功能层中的导电元器件，以及后续形成的金属导线、导电插塞等。所述绝缘层305的材料为SiO₂或掺杂有低K介电材料的SiO₂或SiO₂和掺杂有低K介电材料的SiO₂的混合物。在本实施例中，所述绝缘层305的材料选为掺杂有低K介电材料的SiO₂。所述绝缘层305的形成工艺为TEOS工艺或沉积工艺，例如化学或物理气相沉积，所述绝缘层305的形成工艺为本领域技术人员公知技术，在此不再赘述。

所述硬掩膜层307用于在后续形成第一开口和第二开口时，避免绝缘层305和隔离层303受到损害。所述硬掩膜层307的材料为导电材料，例如TiN、Cr或其他满足其硬度要求的材料。所述硬掩膜层307的硬度以压印时不损坏绝缘层305和隔离层303为宜，具体依据实际情况而定。所述硬掩膜层307的形成工艺为沉积工艺，具体为化学或物理气相沉积，由于所述硬掩膜层307的沉积工艺已为本领域技术人员所熟知，在此不再赘述。

所述硬掩膜层307的厚度受到诸多因素的限制：如果硬掩膜层307的厚度太薄，则不能很好的保护绝缘层305和隔离层303受到损害，而且硬掩膜层307的厚度与压印后的第一开口的深度有关，如果硬掩膜层307的厚度太薄，则压印模具320的第一凸台309需要很小的尺寸，不便于制造；如果硬掩膜层307的厚度太厚，在后续去除硬掩膜层307时需要耗费更长的时间，不利于节省工艺时间，而且硬掩膜层307的厚度与压印模具320的第二凸台311、压印后的第二开口的深度有关，如果硬掩膜层307的厚度太厚，那么第二凸台需要更长的尺寸，压印时需要更大的压印力。经过深入研究，所述硬掩膜层307的厚度优选为

在本实施例中，所述硬掩膜层307的厚度选为

所述压印模具320至少具有第一凸台309和第二凸台311，且第一凸台309和第二凸台311具有不同的高度。

具体地：所述第一凸台309用于在后续压印时形成第一开口。所述第一凸台309的形状与后续形成的第一开口的形状有关，可以为方形、菱形或者其他形状的凸台。在本实施例中，所述第一凸台309的形状为方形的凸台，所述第一凸台309的材料为GaAs。

所述第二凸台311用于在后续压印时形成第二开口。所述第二凸台311的形状与后续形成的第二开口的形状有关，可以为方形、菱形、圆形或者其他形状的凸台。在本实施例中，所述第二凸台311的形状为圆形的凸台，所述第二凸台311的材料为AlGaAs。所述第一凸台309和第二凸台311具有不同的高度。在本实施例中，所述第一凸台309的高度小于第二凸台311的高度。

所述压印模具320的材料为两种或多种金属的合金或金刚石。在本实施例中，所述压印模具320中具有多个第一凸台309和第二凸台311，既存在所述第一凸台309和第二凸台311相互独立的结构，又存在所述第一凸台309和第二凸台311相互叠加的结构。

执行步骤S203，具体请参考图8～9，使用所述压印模具320对所述基底300进行压印，使压印后的基底300内具有与第一凸台309相对应的第一开口313，及与第二凸台311相对应的第二开口315。

所述使用压印模具320对所述硬掩膜层307进行压印包括：对所述硬掩膜层307进行软化；使用所述压印模具320对所述硬掩膜层307进行冲压；对所述硬掩膜层307进行冻结；移除所述压印模具320。

具体地：首先对所述硬掩膜层307进行软化，所述软化过程可以是加热，如激光加热等，加热过程在真空条件下进行，压强为10^-3～10^-11mbar(1mbar＝100Pa)，加热的温度和时间可以根据所述硬掩膜层307的材料和厚度来确定，使得所述硬掩膜层307软化成半熔融状态；之后使用所述压印模具320对所述软化后的硬掩膜层307进行冲压，使得所述第一压印模具320的第一凸台309和第二凸台311分别嵌入到所述硬掩膜层307和绝缘层305中，之后再对所述硬掩膜层307进行冻结，使其定形，所述冻结过程可以是对所述硬掩膜层307进行冷却，使其凝固定形，从而将所述第一凸台309和第二凸台311的图形转移至所述硬掩膜层307和绝缘层305内。

所述第一开口313的位置和形状均与第一凸台309相对应，所述第一开口313的形状可以为方形、菱形或者其他形状的开口。所述第一开口313的深度小于或等于所述硬掩膜层307的厚度。在本实施例中，所述第一开口313的形状为方形的开口，所述第一沟槽313的深度优选为小于或等于

所述第二开口315的位置和形状均与第二凸台311相对应，所述第二开口315的形状可以为方形、菱形、圆形或者其他形状的开口，所述第二开口315的深度大于硬掩膜层307的厚度。在本实施例中，所述第二开口315的形状为圆形的开口，所述第二开口315的深度优选为大于

例如

或

由于所述压印模具320中具有多个第一凸台309和第二凸台311，既存在所述第一凸台309和第二凸台311相互独立的结构，又存在所述第一凸台309和第二凸台311相互叠加的结构。因此基底300内形成了多个第一开口313和第二开口315，所述第一开口313和第二开口315既存在相互独立的情况，又存在相互叠加的情况。

需要说明的是，由于使用了压印模具320，形成的第一开口313和第二开口315的位置更加准确，这使得后续过程中形成的第一沟槽和第二沟槽的位置也更加准确。本发明的半导体器件的质量稳定性较好，降低了半导体器件的成本。

执行步骤S205，具体请参考图10，沿第一开口(未图示)在基底内形成第一沟槽317，沿第二开口(未图示)在基底内形成第二沟槽319，且第一沟槽317的深度小于第二沟槽319的深度。

在本实施例中，沿第一开口在基底内形成第一沟槽317的具体方法为：采用干法刻蚀的方法，以硬掩膜层307为掩膜，沿第一开口所依次向下刻蚀硬掩膜层307、绝缘层305和部分隔离层303，形成贯穿硬掩膜层307、绝缘层305和部分隔离层303的第一沟槽317。

所述第一沟槽317为线槽，用于后续填充导电材料形成导线。

在本实施例中，沿第二开口315在基底内形成第二沟槽319的具体方法为：采用干法刻蚀的方法，以硬掩膜层307和绝缘层305为掩膜，沿第二开口依次向下绝缘层305、隔离层303和刻蚀阻挡层301，形成贯穿绝缘层305、隔离层303和刻蚀阻挡层301的第二沟槽319。

所述第二沟槽319为通孔，所述通孔为导电孔，用于后续过程中填充导电材料形成导电插塞。

所述第一沟槽317和第二沟槽319在同一步骤中刻蚀形成。由于第一开口313和第二开口315的深度不同，刻蚀后形成的第一沟槽317和第二沟槽319的深度不同，并且由于第一开口位于硬掩膜层内，形成沟槽的刻蚀工艺对硬掩膜层的刻蚀速率较慢，沿所述第一开口形成的第一沟槽的深度更浅些，本领域人员知道如何通过调整沟槽深度或硬掩膜层厚度实现所需的沟槽深度。

由于基底内的第一开口313和第二开口315既存在相互独立的情况，又存在相互叠加的情况。因此，基底内形成的第一沟槽317和第二沟槽319也既存在相互独立的情况，又存在相互叠加的情况。在本实施例中，相互独立的第一沟槽317和第二沟槽309分别用于形成后端线程的线槽和通孔；相互叠加的第一沟槽317和第二沟槽319用于共同形成线槽，所述线槽的宽度为第一开口317和第二沟槽319的宽度之和，所述第二沟槽319还用于形成导电孔。

请参考图11，在形成第一沟槽317和第二沟槽319后，所述半导体器件的形成方法还包括：去除所述硬掩膜层(未图示)。

去除所述硬掩膜层的具体方法为湿法刻蚀。去除所述硬掩膜层的方法为本领域技术人员公知技术，在此不再赘述。

本实施例的半导体器件的形成方法，可以在同一步骤形成第一沟槽317和第二沟槽319，无需使用光刻胶、光阻等材料，避免了低K损害，简化了工艺流程，且形成的第一沟槽317和第二沟槽319的位置精度较高。

请参考图12～图13，图12～图13为本发明的第二实施例的半导体器件的形成方法的剖面结构示意图。与第一实施例不同，压印模具420包括相互独立的第一凸台409和第二凸台411，且第一凸台409和第二凸台411具有不同的高度。由于所述第一凸台409和第二凸台411各自独立，因此，形成的第一沟槽417和第二沟槽419也各自独立。在本实施例中，用于形成后端线程中线槽和通孔各自独立的半导体器件。由于本实施例的半导体器件的形成方法的步骤与第一实施例相同，只是采用的压印模具有所区别，导致后续形成的半导体器件略有不同，在此不再赘述，具体请参考第一实施例的步骤S201～S205。

本实施例的半导体器件的形成方法，能够在同一步骤中形成第一沟槽417和第二沟槽419，避免了带来低K损害，简化了工艺流程，且形成的第一开口417和第二开口419的位置精度较高。

请参考图14～图15，图14～图15为本发明的第三实施例的半导体器件的形成方法的剖面结构示意图。与第一实施例和第二实施例不同，压印模具520包括相互叠加的第一凸台509和第二凸台511，且第一凸台509和第二凸台511具有不同的高度。由于所述第一凸台509和第二凸台511相互叠加，因此后续形成的第一沟槽517和第二沟槽519也相互叠加。在本实施例中，第一沟槽517和第二沟槽519用于共同形成线槽，所述线槽的宽度为第一沟槽517和第二沟槽519的宽度之和；并且，所述第二沟槽519还用于形成导电孔。

由于本实施例的半导体器件的形成方法的步骤与第一实施例相同，只是采用的压印模具有所区别，导致后续形成的半导体器件略有不同，在此不再赘述，具体请参考第一实施例的步骤S201～S205。

本实施例的半导体器件的形成方法，无需使用光刻胶、光阻材料等，消除了低K损害带来的影响，且可以在同一步骤中形成第一沟槽517和第二沟槽519，大大节省了工艺流程，且形成的第一沟槽517和第二沟槽519的位置精度较高，达到了本发明的目的。

综上，本发明的半导体器件的形成方法具有以下优点：第一，由于使用了压印模具，所述第一沟槽和第二沟槽可以在同一步骤中完成，大大节省了工艺流程；第二，由于在形成过程中无需使用光刻胶、光阻材料等，消除了低K损害带来的影响；第三，形成的第一沟槽和第二沟槽的位置精度较高，半导体器件的质量稳定性好；第四，降低了半导体器件的成本。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体器件的形成方法，包括：

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述使用压印模具对所述硬掩膜层进行压印包括：对所述硬掩膜层进行软化；使用所述压印模具对所述硬掩膜层进行冲压；对所述硬掩膜层进行冻结；移除所述压印模具。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述压印模具的材料为至少两种金属的合金、或金刚石。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的深度小于或等于硬掩膜层的厚度。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二开口深度大于硬掩膜层的厚度。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，使用所述压印模具对所述基底进行压印在真空条件下进行。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述真空的气压为10^-3～10^-11mBar。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽和第二沟槽的形成工艺为干法刻蚀。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为导电材料。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述导电材料为TiN或Cr。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的厚度为

12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料为SiO₂或掺杂有低K介电材料的SiO₂或SiO₂和掺杂有低K介电材料的SiO₂的混合物。