CN102638258A - 输出电路、包括输出电路的系统以及控制输出电路的方法 - Google Patents

Abstract

本发明公开一种输出电路、系统以及控制输出电路的方法，该输出电路包括第一晶体管，所述第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端。第一晶体管根据第一驱动信号驱动外部端子处的电位。第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端。所述输出电路还包括耦接至第一晶体管的电路部分。当第一晶体管的栅极端处于浮置状态时，所述电路部分将第一晶体管维持在解除激活状态。

Description

输出电路、包括输出电路的系统以及控制输出电路的方法

相关申请交叉引用

本申请基于在2011年2月14日提交的申请号为2011-28880的在先日本专利申请并要求该申请的优先权，其全部内容通过引用的方式并入于此。

技术领域

本申请涉及一种输出电路、包括输出电路的系统以及控制输出电路的方法。

背景技术

在多个器件之间进行通信通常由例如串行通信来实现。这种器件包括开漏型输出电路(参见公开号为2009-531934的日本专利)。

如图1所示，多个器件11、12以及13通过发送和接收数据的传输路径14互相耦接。器件13包括输出数据的输出电路15。尽管图中未示出，然而其它器件11和12也包括类似的输出电路。

输出电路15是开漏型驱动电路。电阻R1上拉传输路径14的电位电平。器件13将耦接至外部端子P0的N沟道MOS晶体管T1激活，以将耦接至外部端子P0的传输路径14的电位电平下拉。这样，经传输路径14进行传播的信号的电压Vc所发生的变化为如图2A所示。

以这种方式，输出电路15激活N沟道MOS晶体管T1，以将传输路径14的电位从H电平变为L电平。波形整形电容C1可以耦接于晶体管T1的栅极与其漏极之间，以对传输路径14的电位电平的下降沿的斜率进行调节。

在上述系统中，当在两个器件11与12之间进行通信时，可以关断未进行通信的器件13的电源。当器件13的电源关断时，例如停止将高电位电压VDE供应至反相电路16。这种情况下，晶体管T1的栅极端处于浮置状态。这样，当器件13的电源关断时，输出电路15的晶体管T1的栅极端通过波形整形电容C1与传输路径14进行交流耦合。因此，当传输路径14的电位从L电平变为H电平时，晶体管T1的栅极电压也得到上升。然后，晶体管T1得以微弱激活。结果是，传输路径14的电压Vc的波形发生的变化为如图2B所示。即，经传输路径14进行传播的信号波形发生的变化不理想。

发明内容

根据一个方案，一种输出电路包括第一晶体管，该第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端。第一晶体管根据第一驱动信号驱动外部端子处的电位。第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端。输出电路还包括耦接至第一晶体管的电路部分。当第一晶体管的栅极端处于浮置状态时，所述电路部分将第一晶体管维持在解除激活状态(inactivated state)。根据该方案，信号波形的不理想变化受到抑制(suppress)。

根据另一个方案，一种系统包括多个器件，所述多个器件通过耦接至外部端子的传输路径彼此通信。所述多个器件中的每一个均包括输出电路。所述输出电路包括第一晶体管，该第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端。第一晶体管根据第一驱动信号驱动外部端子处的电位。第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端。当第一晶体管的栅极端处于浮置状态时，耦接至第一晶体管的电路部分将第一晶体管维持在解除激活状态。根据该方案，信号波形的不理想变化受到抑制。

根据再一个方案，一种控制输出电路的方法，所述输出电路包括第一晶体管、第一电容以及第二晶体管，第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端，第一电容包括耦接至第一晶体管的栅极端的第一端以及耦接至外部端子的第二端，第二晶体管耦接至第一晶体管，所述方法包括：利用第一驱动信号驱动第一晶体管；以及当第一晶体管的栅极端处于浮置状态时，通过第二晶体管将第一晶体管维持在解除激活状态。根据该方案，信号波形的不理想变化受到抑制。

本发明另外的目的和优点将在以下说明中部分阐明，部分地在说明书中显而易见，或可以通过实践本发明而获悉。本发明的目的和优点将通过附加的权利要求中特别指出的元件和组合来实现和获得。

应当理解，前述的大致描述和随后的详细描述都是示例性和说明性的，并不是对如同权利要求所要求保护的本发明的限制。

附图说明

通过参考本最佳实施例的如下说明连同附图可以最佳地理解本发明及其目的和优点，其中：

图1为包括输出电路的系统的电路原理方框图；

图2A和图2B为示出器件之间的传输路径的电位电平发生变化的波形图；

图3为包括输出电路的系统的电路原理方框图；

图4为器件的原理方框图；

图5为第一实施例的输入/输出电路的电路原理图；

图6为图5的输入/输出电路的工作波形原理图；

图7为第二实施例的输入/输出电路的电路原理图；

图8A为图7的输入/输出电路的工作波形原理图；以及

图8B为输入/输出电路的工作波形原理图，其中实线表示图1的输入/输出电路的工作波形，点划线表示图5的输入/输出电路的晶体管T1的栅极电压的波形。

具体实施方式

根据附图将描述输出电路、包括输出电路的系统以及控制输出电路的方法的实施例。

[系统配置]

如图3所示，电子系统包括多个(图3为四个)器件21、22、23以及24。器件21至24通过总线25彼此耦接。

形成器件21至24，以根据给定的同步串行通信通过总线25彼此发送和接收信号和数据。同步串行通信例如是内部集成电路(Inter Integrated Circuit)通信。就这种通信方法而言，总线25例如包括传输时钟信号的第一传输路径26以及传输数据的第二传输路径27。例如，传输路径26和27中的每一个均为在衬底上形成的线缆或图案化配线。

电阻R11被设置在第一传输路径26上。电阻R11包括耦接至第一传输路径26的第一端以及供应有电压Vp的第二端。这样，电阻R11上拉第一传输路径26的电位电平。电阻R12被设置在第二传输路径27上。电阻R12包括耦接至第二传输路径27的第一端以及供应有电压Vp的第二端。这样，电阻R12上拉第二传输路径27的电位电平。

器件21至24中的至少一个形成来作为主器件运行。例如，主器件是微控制器，其生成用于数据传输的时钟信号，并且将时钟信号输出到第一传输路径26。主器件启动和终止总线上的数据传输。从器件的地址通过主器件来指令。例如，器件21是主器件，器件22至24是从器件。

[器件结构的示例]

如图4所示，器件22包括以第一高电位电压VDI运行的逻辑电路31。逻辑电路31经转换电路(shift circuit)32耦接至输入/输出电路33，其中输入/输出电路33以第二高电位电压VDE运行。转换电路32将从逻辑电路31输出的信号的电平转换为由输入/输出电路33和34进行处理的信号的电平。而且，转换电路32将从输入/输出电路33和34输出的信号的电平转换为由逻辑电路31进行处理的信号的电平。

逻辑电路31包括例如CPU等，并且具有数据处理功能和通信控制功能。输入/输出电路33基于通过转换电路32从逻辑电路31提供的信号将耦接至外部端子P1的传输路径26的电位电平下拉。输入/输出电路33将基于传输路径26的电位电平变化的信号输出到转换电路32。输入/输出电路34基于通过转换电路32从逻辑电路31提供的信号将耦接至外部端子P2的传输路径27的电位电平下拉。输入/输出电路34将基于传输路径27的电位电平变化的信号输出到转换电路32。

现在将描述输入/输出电路34的结构的示例。

[第一实施例]

如图5所示，输入/输出电路34包括反相电路41至43。基于从图4所示的转换电路32输出的信号将信号So提供到反相电路41。反相电路41的输出端耦接至反相电路42的输入端。反相电路42的输出端耦接至反相电路43的输入端。以这种方式串联耦接的反相电路41至43以作为驱动电压而供应的高电位电压VDE运行。

反相电路43的输出端耦接至下拉晶体管T1。晶体管T1是N沟道MOS晶体管，并且其包括耦接至反相电路43的输出端的栅极端、耦接至供应有低电位电压(基准电位，例如，地电位)的配线的源极端以及耦接至外部端子P2的漏极端。在本实施例中，供应有低电位电压的配线为地。此外，波形整形电容C1耦接至晶体管T1。电容C1包括耦接至晶体管T1的漏极端的第一端以及耦接至晶体管T1的栅极端的第二端。电容C1具有设定的电容值，使得传输路径27的电位电平下降的斜率(下降率)符合通信的规定。

外部端子P2耦接至二极管D1的阴极。二极管D1的阳极耦接至地。二极管D1被设置为防止静电放电(ESD)的保护元件。

电容C2的第一端耦接至外部端子P2。电容C2的第二端耦接至晶体管T2。电容C2具有这样的电容值：其例如被设置为电容C1的电容值的大约1/10。

晶体管T2具有与下拉晶体管T1相同的导电类型。在本示例中，晶体管T2为N沟道MOS晶体管。晶体管T2包括耦接至电容C2的第二端的栅极端、耦接至地的源极端以及耦接至晶体管T1的栅极端(即，电容C1的第二端)的漏极端。

晶体管T2的栅极端耦接至晶体管T3。晶体管T3具有与晶体管T1和T2相同的导电类型。在本示例中，晶体管T3为N沟道MOS晶体管。晶体管T3包括耦接至晶体管T2的栅极端的漏极端、耦接至地的源极端以及供应有高电位电压VDE的栅极端。

电阻R21的第一端耦接至外部端子P2。电阻R21的第二端耦接至缓冲电路51的输入端。缓冲电路51例如是斯密特触发门。缓冲电路51以作为驱动电压而供应的高电位电压VDE运行。通过图4所示的位移转换电路32将缓冲电路51的输出信号Si提供到逻辑电路31。

尽管图5只示出用于驱动传输路径27的输入/输出电路34，然而也可以类似的方式形成用于驱动图4所示的传-输路径26的输入/输出电路33。

现在将描述如上形成的输入/输出电路34的运行。

[当将高电位电压VDE供应至输入/输出电路34时]

当将电源(高电位电压VDE)供应至器件22的输入/输出电路34时，通过高电位电压VDE激活晶体管T3，以将晶体管T2的栅极电压设置为地电平。这样，解除激活晶体管T2。

当信号So为H电平时，反相电路43将L电平的信号S3提供到晶体管T1的栅极端。响应于L电平的信号S3，解除激活晶体管T1。这种情况下，传输路径27的电位电平通过图3所示的电阻R12上拉。即，传输路径27的电位变为H电平。

当信号So从H电平下降为L电平时，反相电路43将晶体管T1的栅极电压从L电平提高。通常，反相电路43由高电位侧的晶体管以及低电位侧的晶体管形成，其中高电位侧的晶体管耦接至供应有高电位电压的配线，低电位侧的晶体管耦接至地。在本示例中，反相电路43还包括电阻元件(未示出)，其中该电阻元件耦接于反相电路43的输出端与高电位侧的晶体管之间。在该结构中，当激活反相电路43的高电位侧的晶体管时，反相电路43的电阻元件逐渐提高晶体管T1的栅极电压。即，通过该电阻元件来设置供应至晶体管T1的栅极端的电流。

当晶体管T1的栅极电压达到晶体管T1的阈值电压时，激活晶体管T1。随着晶体管T1的栅极电压上升，晶体管T1的漏极电流逐渐提高。这逐渐下拉了传输路径27的电位电平。

[当未将高电位电压VDE供应至输入/输出电路34时]

当未将电源(高电位电压VDE)供应至器件22的输入/输出电路34时，解除激活晶体管T3，并且晶体管T2的栅极端处于浮置状态。

通过运行另一个器件(例如，图3所示的器件23)下拉传输路径27的电位电平，并且将其设置为L电平。当解除激活另一个器件的下拉晶体管(T1)时，通过电阻R12(参见图3)上拉传输路径27的电位电平，并且将其从L电平提高为H电平。

图5所示的晶体管T1的栅极端通过电容C1与外部端子P2进行交流耦合。因此，随着传输路径27的电位电平上升，晶体管T1的栅极电压上升。晶体管T2的栅极端同样通过电容C2与外部端子P2进行交流耦合。因此，随着传输路径27的电位电平上升，晶体管T2的栅极电压上升。

与晶体管T1的栅极的寄生电容相比，晶体管T2的寄生电容十分小。这样，电容C2的电容值可以被设置为小于电容C1的电容值。在本示例中，如上所述，电容C2的电容值被设置为电容C1的电容值的大约1/10。这样，晶体管T2的栅极电压上升得快于晶体管T1的栅极电压。结果是，在晶体管T1之前激活晶体管T2。被激活的晶体管T2将晶体管T1的栅极端耦接至供应有低电位电压(地电位)的配线。晶体管T2和电容C2被包括在下拉电路44中，该下拉电路44下拉晶体管T1的栅极端的电位。下拉电路44例如为这样的电路部分示例：当晶体管T1的栅极端处于浮置状态时，所述电路部分将晶体管T1维持在解除激活状态。

如上所述，由电容C2的端电压激活的晶体管T2将电容C1的第二端(其耦接至晶体管T1的栅极端)耦接至地。结果是，通过传输路径27的电位电平的上升而充电的电容C1的电荷流向地，这将晶体管T1的栅极电压下拉为地电平。因此，晶体管T1维持在解除激活状态。

结果是，如图6用实线示出，通过运行另一个器件的输入/输出电路，传输路径27的电压Vc从L电平变为H电平。换句话说，即使关断器件22的电源，输入/输出电路34的晶体管T1也不会以非预期的方式被激活，并且传输路径27的电压Vc也不会降低为不理想的电平。由图6中的点划线示出的波形表示图1所示的电路结构得到的波形的变化。

第一实施例的输出电路具有如下优点。

(1)响应于信号S3，激活以及解除激活第一晶体管T1。被激活的晶体管T1将耦接至外部端子P2的传输路径27的电位电平下拉。这种情况下，传输路径27的电位电平以对应于电容C1的电容值的斜率下降，其中电容C1与晶体管T1的栅极端以及外部端子P2交流耦合。

下拉电路44根据外部端子P2处的电位下拉晶体管T1的栅极电压，并且解除激活晶体管T1。这样，耦接至外部端子P2的传输路径27的电位电平的上升波形的不理想变化受到抑制。

(2)晶体管T3耦接至晶体管T2的栅极端。将高电位电压VDE供应至晶体管T3的栅极端。当供应高电位电压VDE时，激活晶体管T3，从而下拉晶体管T2的栅极电压。因此，当供应高电位电压VDE时，解除激活晶体管T2，并且信号S3激活以及解除激活晶体管T1。

[第二实施例]

现在将描述下拉传输路径27的电位电平的输出电路(输入/输出电路)的第二实施例。在第二实施例中，相同的附图标记表示与图5所示的第一实施例中的相似的元件，并且将省略对其全部或部分的说明。

如图7所示，输入/输出电路34a包括级联耦接或串联耦接的两个晶体管T11和T12。第一晶体管T11和第二晶体管T12与图5所示的晶体管T1的导电类型相同，即N沟道MOS晶体管。第一晶体管T11的漏极端耦接至外部端子P2。第一晶体管T11的源极端耦接至第二晶体管T12的漏极端。第二晶体管T12的源极端耦接至供应有低电位电压(基准电位，例如，地电位)的配线。在本实施例中，供应有低电位电压的配线为地。

类似于图3所示的晶体管T1，第一晶体管T11和第二晶体管T12形成为下拉传输路径27的电位电平。例如，晶体管T11和T12中的每一个的栅极宽度(gate width)被设置为晶体管T1(图5)的栅极宽度的两倍，使得基本上等于开关电流的电流流到晶体管T11和T12，该开关电流在晶体管T1(图5)激活时，从外部端子P2流向地。

第一晶体管T11的栅极端耦接至反相电路43的输出端。波形整形电容C1耦接于第一晶体管T11的栅极端与漏极端之间。

第二晶体管T12的栅极端耦接至反相电路41的输出端。第二晶体管T12的栅极端还耦接至电容C11的第一端。电容C11的第二端耦接至地。在第二实施例中，反相电路43是第一门电路的示例，反相电路41是第二门电路的示例，信号S3是第一驱动信号的示例，信号S1是第二驱动信号的示例。在第二实施例中，第二晶体管T12和电容C11形成这样的电路部分：当第一晶体管T11的栅极端处于浮置状态时，所述电路部分将第一晶体管T11维持在解除激活状态。

尽管图7只示出用于驱动传输路径27的输入/输出电路34a，然而也可以类似的方式形成用于驱动图4所示的传输路径26的输入/输出电路33。

现在将描述如上形成的输入/输出电路34a的运行。

当将高电位电压VDE供应至器件22的输入/输出电路34a时，将响应于信号So的反相电路41的输出信号S1提供到第二晶体管T12的栅极端。另外，反相电路41的输出信号S1经两个反相电路42和43作为信号S3被提供到第一晶体管T11的栅极端。因此，将彼此基本上同相的信号提供到第一晶体管T11的栅极端以及第二晶体管T12的栅极端。即，基本上同相地激活以及解除激活第一晶体管T11和第二晶体管T12。换句话说，信号S1和信号S3包含基本上相似的逻辑变化。被激活的第一晶体管T11和第二晶体管T12下拉传输路径27的电位电平。

当未将高电位电压VDE供应至器件22的输入/输出电路34a时，第一晶体管T11的栅极端处于浮置状态。这样，当传输路径27的电位电平由于另一个器件的运行而变化时，第一晶体管T11的栅极电压VG1由于波形整形电容C1的交流耦合而产生的波动为如图8A中的点划线所示。图8B示出的点划线表示图5所示的晶体管T1的栅极电压的波形。

第二晶体管T12的栅极电压VG2经由电容C11与地交流耦合。这样，如由图8A中的双点点划线示出，第二晶体管T12的栅极电压VG2保持在稳定的电位(大约为地电平)。栅极电压VG2未超过第二晶体管T12的阈值电压。因此，第二晶体管T12继续处于解除激活状态。

第二实施例的输出电路具有如下优点。

(1)第一晶体管T11和第二晶体管T12串联耦接于外部端子P2与地之间。响应于从反相电路43输出的信号S3，激活以及解除激活第一晶体管T11。响应于从反相电路41输出的信号S1，激活以及解除激活第二晶体管T12。波形整形电容C1耦接于第一晶体管T11的栅极端与外部端子P2之间。第二晶体管T12的栅极端经由电容C11耦接至地。

当未供应高电位电压VDE时，电容C11将晶体管T12的栅极电压保持在大约地电平。结果是，解除激活晶体管T12。这样，即使耦接至外部端子P2的传输路径27的电位电平由于另一个器件的运行而发生变化，以及第一晶体管T11的栅极电压由于电容C1的交流耦合而产生波动，第二晶体管T12仍继续处于解除激活状态。这抑制了第一晶体管T11以非预期的方式被激活。换句话说，传输路径27的电压Vc的波形的不理想变化受到抑制。

本领域的技术人员应当理解，在不脱离本发明的精神或范围的情况下，能够以其它多种方式来实施上述实施例。尤其，应当理解能够以如下方式来实施上述实施例。

可以通过合并图5所示的结构(晶体管T2和T3以及电容C2)以及图7所示的结构(晶体管T12和电容C11)来形成输出电路。例如，图5所示的输入/输出电路34a还可以包括图7所示的晶体管T12和电容C11。

输入输出电路34(或34a)可形成为从电路34(或34a)中省略掉输入电路(电阻R21和缓冲电路51)功能的输出电路。

形成输入/输出电路34(或34a)的晶体管不限于MOS晶体管，也可以是双极型晶体管。

第一高电位电压VDI和第二高电位电压VDE为如图4所示。然而，上述输出电路(输入/输出电路)的结构可以应用于这样的器件：其中将单电压供应至逻辑电路31和输入/输出电路33。

本文列举的全部示例和条件性语言是为了教示性的目的，以帮助读者理解本发明的原理以及发明人为了促进技术而贡献的概念，并应解释为不局限于这些具体列举的示例和条件，说明书中这些示例的组织也不涉及显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解在不背离本发明的精神和范围的情况下可作出各种变化、替换以及更改。

Claims (12)

1.一种输出电路，包括；

第一晶体管，耦接至外部端子并包括接收第一驱动信号的栅极端，其中所述第一晶体管根据所述第一驱动信号驱动所述外部端子处的电位；

第一电容，包括耦接至所述第一晶体管的栅极端的第一端以及耦接至所述外部端子的第二端；以及

电路部分，耦接至所述第一晶体管，其中当所述第一晶体管的栅极端处于浮置状态时，所述电路部分将所述第一晶体管维持在解除激活状态。

2.根据权利要求1所述的输出电路，其中所述电路部分包括下拉电路，所述下拉电路根据所述外部端子的电位电平下拉所述第一晶体管的栅极端的电位。

3.根据权利要求2所述的输出电路，其中所述下拉电路包括：

第二晶体管，包括耦接至所述第一晶体管的栅极端的漏极端、耦接至基准电位的源极端，以及一栅极端；以及

第二电容，包括耦接至所述外部端子的第一端以及耦接至所述第二晶体管的栅极端的第二端。

4.根据权利要求3所述的输出电路，其中所述下拉电路还包括第三晶体管，所述第三晶体管包括供应有驱动电压的栅极端，并且所述第三晶体管耦接于所述第二晶体管的栅极端与所述基准电位之间。

5.根据权利要求1所述的输出电路，其中所述电路部分包括：

第二晶体管，包括栅极端，所述栅极端接收包含与所述第一驱动信号类似的逻辑变化的第二驱动信号，其中所述第二晶体管与所述第一晶体管串联耦接于所述外部端子与基准电位之间；以及

第二电容，包括耦接至所述第二晶体管的栅极端的第一端以及耦接至所述基准电位的第二端，

所述输出电路还包括；

第一门电路，生成所述第一驱动信号；以及

第二门电路，生成所述第二驱动信号。

6.根据权利要求5所述的输出电路，其中所述第一门电路是第一反相电路，以及所述第二门电路是第二反相电路，

所述输出电路还包括第三反相电路，该第三反相电路接收从所述第二反相电路输出的所述第二驱动信号，

其中所述第一反相电路基于从所述第三反相电路输出的输出信号生成所述第一驱动信号。

7.一种系统，包括；

多个器件，通过耦接至外部端子的传输路径彼此通信，所述多个器件中的每一个均包括输出电路，所述输出电路包括；

第一晶体管，耦接至外部端子并包括接收第一驱动信号的栅极端，其中所述第一晶体管根据所述第一驱动信号驱动所述外部端子处的电位；

第一电容，包括耦接至所述第一晶体管的栅极端的第一端以及耦接至所述外部端子的第二端；以及

电路部分，耦接至所述第一晶体管，其中当所述第一晶体管的栅极端处于浮置状态时，所述电路部分将所述第一晶体管维持在解除激活状态。

8.根据权利要求7所述的系统，其中所述电路部分包括下拉电路，所述下拉电路根据所述外部端子的电位电平下拉所述第一晶体管的栅极端的电位。

9.根据权利要求7所述的系统，其中所述电路部分包括：第二晶体管，包括栅极端，所述栅极端接收包含与所述第一驱动信号类似的逻辑变化的第二驱动信号，所述第二晶体管与所述第一晶体管串联耦接于所述外部端子与基准电位之间；以及

第二电容，包括耦接至所述第二晶体管的栅极端的第一端以及耦接至所述基准电位的第二端，以及

所述输出电路还包括；

第一门电路，生成所述第一驱动信号，以及

第二门电路，生成所述第二驱动信号。

10.一种控制输出电路的方法，所述输出电路包括第一晶体管、第一电容以及第二晶体管，所述第一晶体管耦接至外部端子并包括接收第一驱动信号的栅极端，所述第一电容包括耦接至所述第一晶体管的栅极端的第一端以及耦接至所述外部端子的第二端，所述第二晶体管耦接至所述第一晶体管，所述方法包括：

利用所述第一驱动信号驱动所述第一晶体管；以及

当所述第一晶体管的栅极端处于浮置状态时，通过所述第二晶体管将所述第一晶体管维持在解除激活状态。

11.根据权利要求10所述的方法，其中，

所述驱动第一晶体管包括通过所述第一驱动信号激活所述第一晶体管，以下拉所述外部端子处的电位；以及

所述将第一晶体管维持在解除激活状态包括根据所述外部端子的电位电平激活所述第二晶体管，以下拉所述第一晶体管的栅极端的电位。

12.根据权利要求10所述的方法，其中所述第一晶体管和所述第二晶体管串联耦接于所述外部端子与基准电位之间，所述输出电路还包括第二电容，所述第二电容包括耦接至所述第二晶体管的栅极端的第一端以及耦接至所述基准电位的第二端，

所述方法还包括通过包含与所述第一驱动信号类似的逻辑变化的第二驱动信号来驱动所述第二晶体管。

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