CN102637629A - 用于具叠层接触层的ic装置的减少数量的掩模组合及方法 - Google Patents

Abstract

本发明公开了一种用于具叠层接触层的IC装置的减少数量的掩模组合及方法。一种三维叠层IC装置，于一互连区域具有多个接触层的一叠层。根据本发明的一些范例，仅需要Y个掩模，以提供至2的Y次方个接触层的一降落区域的存取。根据一些范例，对于每个的掩模序列号码x而刻蚀2的(x-1)次方个接触层。

Description

用于具叠层接触层的IC装置的减少数量的掩模组合及方法

技术领域

本发明大致有关于高密度集成电路装置，尤其是关于用于多层三维叠层装置的互连结构。

背景技术

在高密度存储器装置的制造中，集成电路上每单位面积的数据量，能作为一关键因素。因此，当存储器装置的关键尺度达到光刻技术的限制时，为了达成较高的储存密度及较低的每位成本，用于叠层多层存储器单元的技术已被提出。

举例而言，在Lai等人的“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int′l Electron Devices Meeting，11-13 Dec.2006，以及在Jung等人的“Three Dimensionally Stacked NANDFlash Memory Technology Using Stacking Single Crystal Si Layers on ILDand TANOS Structure for Beyond 30nm Node”，IEEE Int′l Electron DevicesMeeting，11-13 Dec.2006的文献中，薄膜晶体管技术被应用于电荷捕捉存储器。

同时，在Johnson等人的“512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells”，IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003的文献中，交叉点阵列(cross-point array)技术已应用于抗熔丝存储器(anti-fuse memory)。亦参照Cleeves的标题为「Three-Dimensional Memory」的美国专利案第7,081,377号案。

在Kim等人的“Novel 3-D Structure for Ultra-High Density FlashMemory with VRAT and PIPE”，2008 Symposium on VLSI Technology Digestof Technical Papers；17-19 June 2008；pages 122-123的文献中，描述于电荷捕捉存储器技术中提供垂直非及(NAND)单元的另一结构。

在三维叠层存储器装置中，导电体穿透存储器单元的较高层，而用以将存储器单元的较低层耦合至译码电路及其相似电路。完成互连的成本会随着所需的光刻步骤的数量而增加。在Tanaka等人的“Bit Cost ScalableTechnology with Punch and Plug Process for Ultra High Density FlashMemory”，2007 Symposium on VLSI Technology Digest of Technical Papers；12-14 June 2007，pages：14-15的文献中，描述一种减少光刻步骤的数量的方法。

然而，已知三维叠层存储器装置的其中一缺点，为对于每个接触层通常使用独立的掩模。因此，例如倘若有20个接触层，通常需要20个相异的掩模，每个接触层需要对于此接触层的掩模的产生，以及对于此接触层的刻蚀步骤。

发明内容

根据本发明的一些范例，仅需要Y个掩模，以提供至位于2的Y次方个接触层的降落区域的存取。根据一些范例，对于每个掩模序列号码x而言，能刻蚀2的(x-1)个接触层。

本发明方法的第一范例，使用于互连区域具有接触层的叠层的三维叠层IC装置，以产生与接触层的降落区域对齐且于接触层外露降落区域的互连接触区域。使用N个刻蚀掩模的组合，以于具接触层的叠层产生多达且包含2的N次方个互连接触区域的接触层。每个掩模包括遮蔽区域及刻蚀区域。N为至少等于2的整数。x为用于掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。移除于互连区域躺设于具接触层的叠层上方的任何上层的至少一部分。以所选择的顺序使用所述掩模刻蚀互连区域N次。如此会产生从表面层延伸至每个接触层的接触开口，于2的N次方个接触层中的每层，接触开口与降落区域对齐且提供至降落区域的存取。对于序列号码x的每个掩模于刻蚀步骤期间，刻蚀穿透2的(x-1)次方个接触层。此时能形成通过接触开口的导电体，以接触位于接触层的降落区域。一些范例包含下列步骤：于接触开口上方涂敷填充材料，以定义通孔(via)图案化表面；开设穿透填充材料的通孔，以外露于每个接触层中的降落区域；以及于通孔内沉积导电材料。于一些范例中，通过N至少等于4来实施存取步骤。于一些范例中，使用外露互连区域的额外的掩模来实施移除步骤，同时于其它范例中，通过于互连区域使用地毯式刻蚀步骤来实施移除步骤。于一些范例中，侧壁材料作用为N个刻蚀掩模的其中一个。

本发明方法的另一范例，用于三维叠层IC装置，提供电性连接以电连至位于互连区域的具接触层的叠层的降落区域。此IC装置为一种类型，包括互连区域，此互连区域包含上层以及于上层的下方的至少第一、第二、第三及第四接触层的叠层。于上层中形成至少第一及第二开口，每个开口外露第一接触层的表面区域，第一及第二开口通过上层侧壁局部地设边界。于第一及第二开口的每个开口的侧壁上，以及表面部分的每个部分的第一部位上，沉积侧壁材料，并保留表面部分的第二部位，使得于第二部位上无侧壁材料。延伸第一及第二开口穿透表面部分的第二部位，以对于第一及第二开口的每个开口外露第二接触层的表面。于每个开口移除侧壁材料的至少一些，以于每个开口外露表面部分的第一部位的至少一些，从而于第二开口形成互连接触区域。于第二开口的互连接触区域是与于第一及第二接触层的降落区域对齐。从(1)表面部分的外露的第一部位进一步延伸第一开口穿透第一及第二接触层，以外露第三接触层的表面，且从(2)第二接触层的外露的表面进一步延伸第一开口穿透第二及第三接触层，以外露第四接触层的表面。如此会于第一开口，形成与于第三及第四接触层的降落区域对齐的互连接触区域。形成电连至位于第一、第二、第三及第四接触层的降落区域的导电体。于一些范例中，导电体形成步骤包括：于开口上方涂敷填充材料，以定义通孔图案化表面；开设穿透填充材料的通孔，以外露于每个接触层中的降落区域；以及于通孔内沉积导电材料。

掩模组合的范例，用于三维叠层IC装置以产生互连接触区域，此些互连接触区域是对齐于互连区域的具接触层的叠层的降落区域，通过上层覆盖具接触层的叠层。N个刻蚀掩模的组合中的每个掩模，包括遮蔽区域及刻蚀区域，刻蚀区域用以对于三维叠层IC装置于互连区域的多达且包含2的(N-1)次方个接触层，产生能与降落区域对齐的互连接触区域。N为至少等于3的整数，x为用于掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。于一些范例中，侧壁材料作用为N个刻蚀掩模的其中一个。于一些范例中，刻蚀掩模包括虚拟遮蔽区域于所述刻蚀掩模的至少一个掩模上。于一些范例中，刻蚀掩模包括虚拟遮蔽区域于所述刻蚀掩模的至少一些掩模上的对应位置。于一些范例中，刻蚀掩模包括至少一个虚拟遮蔽区域于所述刻蚀掩模的每个掩模上的对应位置。于一些范例中，N为大于或等于4。

掩模组合的另一范例，用于三维叠层IC装置以产生与互连区域的具接触层的叠层的降落区域对齐的互连接触区域。N个掩模的组合中的每个掩模包括遮蔽区域及刻蚀区域，刻蚀区域用以对于三维叠层IC装置于互连区域的多达且包含2的N次方个接触层，产生能与降落区域对齐的互连接触区域。N为至少等于2的整数，x为用于掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。

本发明的其它实施态样及优点能于回顾下述的图式、详细实施方式及权利要求范围中看到。

附图说明

图1至图16以及相关的描述取自于2009年10月14日提出申请的美国专利申请案第12/579,192号案，且其标题为「3D Integrated Circuit LayerInterconnect having the same assignee as this application」，作为参照而结合于此揭露内容。

图1绘示包含具有互连结构190的三维结构的装置的剖视图，互连结构190具备小占用区，于此小占用区，导电体180延伸至装置中的不同的接触层160-1至160-4。

图2A绘示显示降落区域的接触层160-1的平面图。

图2B绘示显示相邻于降落区域的开口的接触层160-2的平面图。

图2C绘示显示相邻于降落区域的开口的接触层160-3的平面图。

图2D绘示显示相邻于降落区域的开口的接触层160-4的平面图。

图3A及图3B各自绘示三维叠层集成电路装置的一部分的正交图，此三维叠层集成电路装置包含具备小占用区的3D互连结构。

图4绘示装置的实施例的布局的上视图，此装置于存储器阵列的二侧上的周围中包含互连结构。

图5绘示装置的实施例的布局的上视图，此装置于存储器阵列的四侧上的周围中包含互连结构。

图6绘示存储器装置的一部分的架构图，此存储器装置包含描述于此的互连结构。

图7绘示集成电路的简化方块图，此集成电路包含具有描述于此的互连结构的三维存储器阵列。

图8A至图8C至图15绘示用以制造描述于此的互连结构的制造流程中的步骤。

图16绘示掩模中的开口的平面图，此掩模以类阶梯的方式沿纵向方向具有不同的宽度，以容纳层上的降落区域的不同的宽度。

描述本发明主要参照图17至图47。

图17绘示用以根据本发明产生互连接触区域的方法的简化流程图。

图18至图27绘示用以于三维叠层IC装置的互连区域的多个接触层产生互连接触区域的方法的第一范例。

图18绘示具接触层的叠层的简化剖视图，此接触层具备于上层之上所形成额外的掩模。

图19绘示经由图18的额外的掩模中的开口刻蚀穿透上层。

图20绘示铺设于图19的具接触层的叠层的第一掩模。

图21绘示使用第一掩模刻蚀单一接触层的结果。

图22绘示铺设于图21的具接触层的叠层的第二掩模。

图23绘示刻蚀穿透图22的二个接触层的结果。

图24绘示移除图23的第二掩模的结构，从而外露四个相异接触层的互连接触区域。

图25绘示于图24铺设有刻蚀停止层于图24的结构的外露的表面上方的结构。

图26绘示于图25通过层间介电质覆盖的结构。

图27绘示于形成导电体穿透层间介电质及刻蚀停止层之后的图26的结构，以与于四层接触层的每层的互连接触区域的降落区域产生接触。

图28至图34绘示用以于三维叠层IC装置的互连区域的多个接触层产生互连接触区域的方法的第二范例。

图35至图44绘示用以于三维叠层IC装置的互连区域的多个接触层产生互连接触区域的方法的第三范例。

图45至图46绘示用于16个接触层的叠层的处理范例，而图46绘示刻蚀结果。

图47绘示当掩模具有假接触区域时的刻蚀结果，以于互连接触区域的间产生假叠层。

【主要元件符号说明】

10：互连接触区域产生方法

12、20、49、60：步骤

14、14.1、14.2、14.3、14.4：互连接触区域

16：叠层

17：互连区域

18、18.1、18.2、18.3、18.4：接触层

19：衬底

22、46、47、64、78、80：部分

23、28：介电质层

24：上层

26、28：硅氧化物层

27：电荷捕捉层

30：额外的掩模

32：开放区域

34、34.1、34.2、34.3、34.4：上部导电层；多晶硅层

36：下部绝缘层

36.1、36.2、36.3：氧化层

38、38.1、38.2、38.3、38.4：掩模

40、40.1、40.2、40.3、40.4、40.5：光刻胶掩模元件

41、41.1、41.2：开放区域；开口

42.1：中央部分

42.2：边缘部分

42.3、44、70.1、70.2：表面部分

48：薄行部分

50：刻蚀停止层；SiN层

52：层间介电质

54、54.1至54.4：导电体

56、54.1至54.4：降落区域

62、63、68.1、68.2：开口

66.1、66.2：开放区域

72.1、72.2：侧壁材料

74.1、74.2：第一部位

76.1、76.2：第二部位

82：假叠层

84：完整高度边界叠层

86：虚拟遮蔽区域

100：三维叠层集成电路装置；集成电路

110：阵列区域

112：存储器存取层

120：周围区域

131a、131b：水平场效晶体管存取装置

130：半导电体衬底

132a、132b：源极区域

134a、134b：漏极区域

135a、135b：沟道隔绝结构

140、140a、140b：字线

131a、131b：存取装置；存取晶体管

142a、142b：接触插头

144：层间介电质

146a、146b：接触

150、150a、150b：位线

152a、152b：接触垫

154：层间介电质

160-1至160-4：接触层

161-1a、161-1b、161-2a、161-2b、161-3a、161-3b、161-4：降落区域

164：绝缘层

165-1至165-3、166：绝缘层

171a、171b：电极柱

170a、170b：导电核心

172a、172b：多晶硅鞘体

174、174a、174b：抗熔丝材料层

180：导电体

185：互联机

190：互连结构

190-1、190-2、190-3、190-4：串行

192、200、202、204、206、214、216、224、254、259、264a、264b、269a、269b、274a、274b、274c、279a、279b、279c、1004、1204、1314、1324：宽度

194、201、203、205、207、215、217、225、252、257、262、267、272、277、910、1002、1012、1110、1202、1212、1305、1312、1322：长度

250、255、260、265、270、275、810、1000、1010、1200、1210、1310、1320、1510：开口

251a、251b、256a、256b、261a、261b、266a、266b、271a、271b、276a、276b：纵向侧壁

253a、253b、258a、258b、263a、263b、268a、268b、273a、273b、278a、278b：横向侧壁

300：集成电路

360：存储器阵列

361：列译码器

363：行译码器

365：总线

366、368：方块

367：数据总线

369：偏压安排状态机器

371：数据输入线

372：数据输出线

374：其它电路

544-1至544-4：存储器元件

546：平面译码器

547：接地

548：可编程元件

549：整流器

800：第一掩模

900：第二掩模

1100、1300：经减少长度的掩模

1400：绝缘填充材料

具体实施方式

图1绘示包含具有互连结构190的三维结构的装置的剖视图，互连结构190具备小占用区(footprint)，于此小占用区，导电体180伸至装置中的不同的接触层160-1至160-4。于所示的范例中，显示四个接触层160-1至160-4。一般而言，描述于此的小互连结构190，能以具有层0至N且N至少为2的结构来实行。

导电体180安排于互连结构190之内，以与于不同的接触层160-1至160-4上的降落区域接触。如以下详加描述，用于每个特定层的导电体180是延伸穿透躺设于上方的层中的开口，以与降落区域161-1a、161-1b、161-2a、161-2b、161-3a、161-3b、161-4接触。于此范例中使用导电体180，用于将接触接触层160-1至160-4耦合至于躺设于接触层160-1至160-4上方的导线层中的互联机185。

降落区域为用于与导电体180接触的接触层160-1至160-4的部分。降落区域的尺寸大到足以提供用于导电体180的空间，以足够将于不同的接触层160-1至160-4的降落区域内的导电降落区域耦合至躺设于上方的互联机185，同时解决如于相异层中用于降落区域的导电体180及躺设于其中一层上方的开口间不对齐的问题。

降落区域的尺寸因此取决于多个因素，包含所使用的导电体的尺寸及数量，以及随着实施例的不同而将有所不同。此外，导电体180的数量能与降落区域的每个数量有所不同。

于所示的范例中，接触层160-1至160-4由材料的各自的平面导电层所组成，此材料例如经掺杂的多晶硅，其中还有分隔接触层160-1至160-4的绝缘材料层165。或者，接触层160-1至160-4不需要是平面叠层的材料层，而是代替能沿垂直维度有所不同的材料层。

与相异接触层160-1至160-4接触的导电体180，是以沿绘示于图1A的剖面而延伸的方向来安排。由与相异接触层160-1至160-4接触的导电体180的安排定义的此方向，于此称为「纵向」方向。「横向」方向垂直于纵向方向，且为沿于图1A所示的剖面的进纸面及出纸面的方向。纵向及横向方向二者皆被认为「侧向维度(lateral dimensions)」，意即接触层160-1至160-4的平面的二维区域中的方向。结构或特征的「长度」为其于纵向方向上的长度，且结构或特征的「宽度」为其于横向方向上的宽度。

接触层160-1为多个接触层160-1至160-1中最低的接触层。接触层160-1位于绝缘层164之上。

接触层160-1包含用以与导电体180接触的第一及第二降落区域161-1a、161-1b。

于图1中，接触层160-1于互连结构190的相对的端部上包含二个降落区域161-1a、161-1b。于一些另外的实施例中，省略降落区域161-1a、161-1b的其中之一。

图2A绘示于互连结构190的占用区内包含降落区域161-1a、161-1b的接触层160-1的平面图。互连结构190的占用区能接近用于导电体的通孔尺寸的宽度，且具有能够远长于此宽度的长度。如图2A所示，降落区域161-1a沿横向方向具有宽度200，且沿纵向方向具有长度201。降落区域161-1b沿横向方向具有宽度202，且沿纵向方向具有长度203。于图2A的实施例中，降落区域161-1a、161-1b每个皆具有矩形剖面。于实施例中，降落区域161-1a、161-1b能每个皆具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。

因为接触层160-1为最低的接触层，导电体180不需穿透接触层160-1至设置于下方的层。因此，于此范例中，接触层160-1于互连结构190之内不具有开口。

回头参照图1，接触层160-2躺设于接触层160-1上方。接触层160-2包含躺设于接触层160-1上的降落区域161-1a上方的开口250。开口250具有定义开口250的长度252的远程纵向侧壁251a及近端纵向侧壁251b。开口250的长度252至少与设置于下方的降落区域161-1a的长度201相同，以让用于降落区域161-1a的导电体180能穿透接触层160-2。

接触层160-2亦包含躺设于降落区域161-1b上方的开口255。开口255具有定义开口255的长度257的远程及近端纵向侧壁256a、256b。开口255的长度257至少与设置于下方的降落区域161-1b的长度203相同，以让用于降落区域161-1b的导电体180能穿透接触层160-2。

接触层160-2亦包含分别相邻于开口250、255的第一及第二降落区域161-2a、161-2b。第一及第二降落区域161-2a、161-2b为用于与导电体180接触的接触层160-2的部分。

图2B绘示于互连结构190内包含第一及第二降落区域161-2a、161-2b及开口250、255的接触层160-2的一部分的平面图。

如图2B所示，开口250具有定义长度252的纵向侧壁251a、251b，且具有定义开口250的宽度254的横向侧壁253a、253b。宽度254至少与设置于下方的降落区域161-1a的宽度200相同，以使导电体180能穿透开口250。

开口255具有定义长度257的纵向侧壁256a、256b，且具有定义宽度259的横向侧壁258a、258b。宽度259至少与设置于下方的降落区域161-1b的宽度202相同，以让用于导电体180能穿透开口255。

于2B图的平面图中，开口250、255每个皆具有矩形剖面。于实施例中，开口250、255取决于用以形成此些开口的掩模的形状，而能每个皆具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。

如图2B所示，降落区域161-2a相邻于开口250，且于横向方向具有宽度204，并于纵向方向具有长度205。降落区域161-2b相邻于开口255，且于横向方向具有宽度206，并于纵向方向具有长度207。

回头参照图1，接触层160-3躺设于接触层160-2上方。接触层160-3包含躺设于接触层160-1上的降落区域161-1a上方且躺设于接触层160-2上的降落区域161-2a上方的开口260。开口260具有定义开口260的长度262的远程及近端纵向侧壁261a、261b。开口260的长度262至少与设置于下方的降落区域161-1a及161-2a的长度201及205的总和相同，以让用于降落区域161-1a及161-2a的导电体180能穿透接触层160-3。

如图1所示，开口260的远程纵向侧壁261a垂直地对齐于设置于下方的开口250的远程纵向侧壁251a。于以下详加描述的制造实施例中，能使用单一刻蚀掩模中的开口及一个形成于此单一刻蚀掩模中的开口上的额外的掩模，以及用于刻蚀此额外的掩模的处理，来形成开口，而毋需关键对齐步骤。因而导致沿着经垂直对齐的单一刻蚀掩模的周边，形成具有远程纵向侧壁(261a、251a、…)的开口。

接触层160-3亦包含躺设于接触层160-1上的降落区域161-1b上方且躺设于接触层160-2上的降落区域161-2b上方的开口265。开口265具有定义开口265的长度267的外侧及内侧纵向侧壁266a、266b。开口265的外侧纵向侧壁266a垂直地对齐于设置于下方的开口255的外侧纵向侧壁256a。

开口265的长度267至少与设置于下方的降落区域161-1b及161-2b的长度203及207的总和相同，以让用于降落区域161-1b及161-2b的导电体180能穿透接触层160-3。

接触层160-3亦包含分别相邻于开口260、265的第一及第二降落区域161-3a、161-3b。第一及第二降落区域161-3a、161-3b为用于与导电体180接触的接触层160-3的部分。

图2C绘示于互连结构190内包含第一及第二降落区域161-3a、161-3b及开口260、265的接触层160-3的一部分的平面图。

如图2C所示，开口260具有定义长度262的外侧及内侧的纵向侧壁261a、261b，且具有定义开口260的宽度264a、264b的横向侧壁263a、263b。宽度264a至少与设置于下方的降落区域161-1a的宽度200相同，宽度264b至少与设置于下方的降落区域161-2a的宽度204相同，以使导电体180能穿透开口260。

于所示的实施例中，宽度264a及264b实质上相同。或者，为了容纳具有相异宽度的降落区域，宽度264a及264b能为相异。

开口265具有定义长度267的纵向侧壁266a、266b，且具有定义宽度269a、269b的横向侧壁268a、268b。宽度269a至少与设置于下方的降落区域161-1b的宽度202相同，且宽度269b至少与设置于下方的降落区域161-2b的宽度206相同，以使导电体180能穿透开口265。

如图2C所示，降落区域161-3a相邻于开口260，且于横向方向具有宽度214，并于纵向方向具有长度215。降落区域161-3b相邻于开口265，且于横向方向具有宽度216，并于纵向方向具有长度217。

回头参照图1，接触层160-4躺设于接触层160-3上方。接触层160-4包含躺设于接触层160-1上的降落区域161-1a上方、躺设于接触层160-2上的降落区域161-2a上方且躺设于接触层160-3上的降落区域161-3a上方的开口270。开口270具有定义开口270的长度272的纵向侧壁271a、271b。开口270的长度272至少与设置于下方的降落区域161-1a、161-2a及161-3a的长度201、205及215的总和相同，以让用于降落区域161-1a、161-2a及161-3a的导电体180能穿透接触层160-4。如图1所示，开口270的纵向侧壁271a垂直地对齐于设置于下方的开口260的纵向侧壁261a。

接触层160-4亦包含躺设于接触层160-1上的降落区域161-1b上方、躺设于接触层160-2上的降落区域161-2b上方的且躺设于接触层160-3上的降落区域161-3b上方的开口275。开口275具有定义开口275的长度277的纵向侧壁276a、276b。开口275的纵向侧壁276a垂直地对齐于设置于下方的开口265的纵向侧壁266a。

开口275的长度277至少与设置于下方的降落区域161-1b、161-2b及161-3b的长度203、207及217的总和相同，以让用于降落区域161-1b、161-2b及161-3b的导电体180能穿透接触层160-4。

接触层160-4亦包含于开口270、275之间的降落区域161-4。降落区域161-4为用于与导电体180接触的接触层160-4的部分。于图1中，接触层160-4具有一个降落区域161-4。或者，接触层160-4能包含比一个更多的降落区域。

图2D绘示于互连结构190内包含降落区域161-4及开口270、275的接触层160-4的一部分的平面图。

如图2D所示，开口270具有定义长度272的纵向侧壁271a、271b，且具有定义开口270的宽度274a、274b、274c的横向侧壁273a、273b。宽度274a、274b、274c至少与设置于下方的降落区域161-1a、161-2a及161-3a的宽度200、204及214相同，以使导电体180能穿透开口270。

开口275具有定义长度277的纵向侧壁276a、276b，且具有定义宽度279a、279b、279c的横向侧壁278a、278b。宽度279a、279b、279c至少与设置于下方的降落区域161-1b、161-2b及161-3b的宽度202、206及216相同，以使导电体180能穿透开口275。

如图2D所示，降落区域161-4位于开口270、275之间，且于横向方向具有宽度224，并于纵向方向具有长度225。

回头参照图1，开口270、260及250的远程纵向侧壁271a、261a及251a为垂直地对齐，以使开口270、260及250于长度上的相异处起因于侧壁271b、261b及251b的水平偏移。如使用于此，元件或特征「垂直地对齐」实质上冲刷(flush)于与横向及纵向方向二者垂直的虚平面。如使用于此，术语「实质上冲刷」有意于涵盖于开口的形成中的制造公差(tolerance)，其中此开口的形成是使用单一刻蚀掩模中的开口，以及使用能造成侧壁的平面性的变异的多重刻蚀处理。

如图1所示，开口275、265及255的远程纵向侧壁276a、266a及256a为垂直地对齐

同样地，于层中的开口的横向侧壁亦垂直地对齐。参照图2A至图2D，开口270、260及250的横向侧壁273a、263a及253a为垂直地对齐。此外，横向侧壁273b、263b及253b为垂直地对齐。对于开口275、265及255，纵向侧壁276a、266a及256a为垂直地对齐，且横向侧壁278b、268b及258b为垂直地对齐。

于所示的实施例中，开口于不同接触层160-1至160-4于横向方向具有实质上相同的宽度。或者，为了容纳具有相异宽度的降落区域，能例如以类阶梯的方式，使开口的宽度沿着纵向方向而有所不同。

用于实行如于此所述的互连结构190的此技术，相较于现有存储的技术，能减少用于与多个接触层160-1至160-4接触所需的面积或占用区。因此，于不同的接触层160-1至160-4中能够有更多的空间来实行的存储电路。相较于现有存储技术，如此能于上层中增加储存密度并降低每位成本。

于图1的剖面图中，于互连结构190内的开口，导致诸接触层于接触层160-4上的降落区域161-4的二侧上具有类阶梯图样。亦即，于每层中的二个开口，以垂直于纵向方向及横向方向的轴对称，且每层的二个降落区域亦以此轴对称。如于此所述，术语「对称」有意于涵盖于开口的形成中的制造公差，其中此开口的形成是使用单一刻蚀掩模中的开口，以及使用能造成侧壁的尺度的变异的多重刻蚀处理。

于另外的实施例中，每层包含单一开口及单一降落区域，此些层仅于单侧上具有类阶梯图样。

于所示的范例中，显示四个接触层160-1至160-4。更一般而言，描述于此的小互连结构，能实行于层0至N，其中N至少为2。一般而言，层(i)躺设于层(i-1)上方，其中(i)等于1至N，且层(i)于层(i)上具有相邻于降落区域(i)的开口(i)。开口(i)延伸于层(i-1)上的降落区域(i-1)上方，且于(i)大于1时，开口(i)延伸相邻于层(i-1)中的开口(i-1)。开口(i)具有与层(i)中的开口(i-1)的远程纵向侧壁对齐的远程纵向侧壁，且具有定义开口(i)的长度的近端纵向侧壁。若有的话，开口(i)的长度至少与降落区域(i-1)的长度加上开口(i-1)的长度相同。于(i)大于1时，开口(i)具有与层(i-1)中的开口(i-1)的横向侧壁对齐的横向侧壁，且定义开口(i-1)的宽度至少与降落区域(i-1)的宽度相同。

存储器单元及配置的其它类型能使用于另外的实施例。能使用的存储器单元的其它类型的范例，包含介电质电荷捕捉及浮动栅极存储器单元。举例而言，于装置的另外的层中，能实行为由绝缘材料分隔的平面存储器阵列，且于层内使用薄膜晶体管或相关技术形成存取装置及存取线。此外，描述于此的互连结构，能以三维叠层集成电路装置的其它类型来实行，其中，具有于小占用区内延伸至装置中的不同层的导电体为有用的。

图3A绘示三维叠层集成电路装置100的一部分的剖视图，三维叠层集成电路装置100包含阵列区域110及具有描述于此的互连结构190的周围区域120。

于图3A中，存储器阵列区域110实行为如描述于Lung的美国专利申请案第12/579,192号案中的一次性可编程多层存储器单元，此案由本申请案的受让人所共同拥有且作为参照而结合于此。描述于此且作为代表的集成电路结构中，能实行描述于此的三维互连结构。

存储器阵列区域110包含存储器存取层112，存储器存取层112包含水平场效晶体管存取装置131a、131b，水平场效晶体管存取装置131a、131b于半导电体衬底130中具有源极区域132a、132b及漏极区域134a、134b。衬底130能包括块状硅或绝缘层上硅层或其它用于支撑集成电路的已知结构。沟道隔绝结构135a、135b隔绝于衬底130中的区域。字线140a、140b作用为存取装置131a、131b的栅极。接触插头142a、142b延伸穿透层间介电质144，以将漏极区域134a、134b耦合至位线150a、150b。

接触垫152a、152b耦合至设置于下方的接触146a、146b，并提供至存取晶体管的源极区域132a、132b的连接。接触垫152a、152b及位线150a、150b位于层间介电质154之内。

于所示的范例中，诸接触层由材料的各自的平面导电层所组成，此材料例如经掺杂的多晶硅。或者，诸接触层不需要是平面叠层的材料层，而是代替能沿垂直维度有所不同的材料层。

绝缘层165-1至165-3逐一分隔接触层160-1至160-4。绝缘层166躺设于接触层160-1至160-4及绝缘层165-1至165-3上方。

多个电极柱171a、171b安排于存储器单元存取层112的顶部上，且延伸穿透诸接触层。于此图中，第一电极柱171a包含中央导电核心170a，此中央导电核心170a例如由钨或其它合适的电极材料制作，且由多晶硅鞘体172a所围绕。抗熔丝材料层174a，或其它可编程存储器材料层，是形成于多晶硅鞘体172a及多个接触层160-1至160-4之间。于此范例中，接触层160-1至160-4包括相对高度搀杂的n型多晶硅，然而，多晶硅鞘体172a则包括相对高度搀杂的p型多晶硅。较佳地，多晶硅鞘体172a的厚度大于由p-n接面所形成的消耗区域的深度。消耗区域的深度部分由用于形成消耗区域的n型及p型多晶硅的相关掺杂浓度决定。接触层160-1至160-4及鞘体172a亦能使用非晶硅来实行。同样地，亦能使用其它半导电体材料。

第一电极柱171a耦合至接触垫152a。包含导电核心170b、多晶硅鞘体172b及抗熔丝材料层174b的第二电极柱171b，择耦合至接触垫152b。

多个接触层160-1至160-4及电极柱171a、171b之间的接口区域，包含存储器元件，此存储器元件包括与整流器串连的可编程元件，将于下详加解释。

于原生状态中，电极柱171a的抗熔丝材料层174a具有高电阻，此抗熔丝材料层174a能为二氧化硅、氮氧化硅或其它硅氧化物。能使用其它如氮化硅的抗熔丝材料。于通过对字线140、位线150及多个接触层160-1至160-4施加适当的电压来编程之后，抗熔丝材料层174崩溃，且于相邻对应层的抗熔丝材料内的主动区域呈现低电阻状态。

如图3A所示，接触层160-1至160-4的多个导电层，是延伸进入周围区域120，此处是支撑用以连接至多个接触层160-1至160-4的电路及导电体180。装置的宽广的变化是实行于周围区域120，以支撑集成电路100上的译码逻辑电路或其它电路。

导电体180被安排于互连结构190之内，以与不同接触层160-1至160-4上的降落区域接触。如以下所详加讨论的内容，用于每个特定接触层160-1至160-4的导电体180，是延伸穿透躺设于上方的层的开口至包含导电互联机185的导线层。导电互联机185提供为接触层160-1至160-4及周围区域120中的译码电路之间的互连。

如图3A中由虚线表示，与相异的接触层160-1至160-4接触的导电体180被安排成沿纵向方向延伸进出于图3A所示的剖面。

图3B绘示图3A中以纵向方向沿图3B-图3B线取下而穿透互连区域190的剖视图，显示类似图1所示的互连结构190的视图。如图3B中能看到的，用于每个特定层的导电体180是延伸穿透躺设于上方的层中的开口，以与降落区域接触。

于所示的范例中，显示四个接触层160-1至160-4。更一般而言，描述于此的小互连结构，能实行于层0至N，其中N至少为2。

存储器单元及配置的其它类型能使用于另外的实施例。举例而言，于装置的另外的层中，能实行为由绝缘材料分隔的平面存储器阵列，且于层内使用薄膜晶体管或相关技术形成存取装置及存取线。此外，描述于此的互连结构，能以三维叠层集成电路装置的其它类型来实行，其中，具有于小占用区内延伸至装置中的不同层的导电体为有用的。

于图3A及图3B中，绘示单一互连结构190。例如使多个互连结构围绕存储器阵列区域110，而能于装置中的不同位置安排多个互连结构，以提供更多的配电。图4绘示包含互连结构的二个串行的装置100的实施例的布局的上视图，如于阵列的各个侧面上的周围区域120中的区域190-1及190-2中包含多个串行。图5绘示实施例的布局的上视图，此实施例于阵列的所有四侧上的周围区域120中包含互连结构的四个串行，如包含串行190-1、190-2、190-3、190-4。对于包含单元的1000个行(column)及1000个列(row)且具有10层的范例阵列尺寸，具备定义字线宽度及位线宽度的特征尺寸F，且其中层上的降落区域的尺寸约为F，此时可知通过一个互连结构耦合的区域的宽度约为层的数量的2F倍或者约为20F，同时每字线之间距约为2F或更宽，而使阵列的宽度约为2000F。因此，于此范例之后，约100个互连结构能形成于如沿着阵列宽度的串行190-3的串行中，也能有相似数量形成于如沿着阵列宽度的串行190-3的串行中。

于又一另外的其它实施例中，除了于周围区域120以外具有互连结构或取代周围区域120具有互连结构，一个或多个互连结构能实行于存储器阵列区域110内。此外，互连结构能以对角线方向或以任何其它方向延伸，而不必与存储器阵列区域110的周边平行。

图6绘示存储器装置的一部分的架构图，此存储器装置包含描述于此的互连结构。第一电极柱171a耦合至使用位线150a及字线140a所选择的存取晶体管131a。多个存储器元件544-1至544-4连接至电极柱171a。每个存储器元件包含于串行中的可编程元件548及整流器549。即使抗熔丝材料层位于p-n接面，此串行仍安排代表图3A及图3B所示的结构。可编程元件548通过通常使用来表示抗熔丝的符号作为代表。然而，将理解到亦能使用可编程电阻材料及结构的其它类型。

另外，通过电极柱中的导电平面及多晶硅间的p-n接面来实行的整流器549，亦能由其它整流器取代。举例而言，能使用基于如锗硅化物或其它合适的材料的固态电解质的整流器，以提供整流器。使用其它代表性的固态电解质材料请参照美国专利案第7,382,647号案。

存储器元件544-1至544-4耦合至对应的导电的接触层160-1至160-4。此接触层160-1至160-4经由导电体180及互联机185耦合至平面译码器546。此平面译码器546响应地址，将如接地547的电压施加至所选择的层，以使存储器元件中的整流器被施加正向偏压而导通，且对非选择的层施加电压或予以浮动，以使存储器元件中的整流器被施加反向偏压或不导通。

图7绘示集成电路装置300的简化方块图，此集成电路装置300包含具有描述于此的互连结构的三维存储器阵列360。列译码器361耦合至沿存储器阵列360中的列来安排的多个字元线140。行译码器363耦合至沿存储器阵列360中的行来安排的多个字元线150，而用于从阵列360中的存储器单元读取及编程。平面译码器546经由导电体180及互联机185耦合至存储器阵列360中的多个接触层160-1至160-4。于总线365上，将地址供给至行译码器363、列译码器361及平面译码器546。于此范例中，方块366中的感测放大器及数据输入结构，透过数据总线367耦合至行译码器363。从集成电路300上的输入/输出端口，透过数据输入线371，将数据供应至方块366中的数据输入结构。于所述的实施例中，集成电路300上包含其它电路374，例如一般目的的处理器或特殊目的应用电路，或者提供系统单芯片功能的模块的组合。从方块366中的感测放大器，透过数据输出线372，将数据供应至集成电路300上的输入/输出端口，或者供应至集成电路300的内部或外部的其它数据标的。

使用偏压安排状态机器369而实行于此范例中的控制器，此控制器是控制经由电压供应器或于方块368中的供应器所产生或所提供的偏压安排供应电压的施加，例如读取电压及编程电压。控制器能使用如已知技艺的特殊目的逻辑电路来实行。于另外实施例中，控制器包括一般目的的处理器，此处理器能实行于相同的集成电路上，此集成电路执行计算机程序以控制装置的运算。于又一其它实施例中，特殊目的逻辑电路及一般目的的处理器的组合能被使用于此控制器的实行。

图8A至图8C至图15绘示用以制造描述于此且具有非常小的占用区的互连结构的制造流程的实施例中的步骤。

图8A及图8C绘示制造流程的第一步骤的剖视图，而图8B绘示制造流程的第一步骤的上视图。

对于此应用的目的，第一步骤涉及形成多个接触层160-1至160-4躺设于所提供的存储器单元存取层112的上方。于所示的实施例中，使用描述于由Lung所共同拥有的美国专利申请案第12/430,290号案的处理，形成图8A至图8C所绘示的结构，此案作为上述参照而结合于此。

于另外的实施例中，诸接触层能通过如已知技艺的标准处理形成，且能包含如晶体管与二极管、字线、位线与源极线、导电插头以及衬底内掺杂区域的存取装置，取决于此装置，而实行描述于此的互连结构。

如上所述，用于存储器阵列区域110的存储器单元及配置的其它类型亦能使用于另外的实施例。

接着，具有开口810的第一掩模800形成于图8A至图8C中所示的结构上，而成为图9A及图9B分别的上视图及剖视图分别所绘示的结构。能通过沉积用于第一掩模的层状物，并使用光刻技术图案化此层状物形成开口810，来形成第一掩模800。第一掩模能例如包括如氮化硅、硅氧化物或氮氧化硅的硬掩模材料。

于第一掩模800的开口810围绕于接触层160-1至160-4上的降落区域的组合的周边。因此，开口810的宽度192至少与接触层160-1至160-4上的降落区域的宽度相同，以使后续形成的导电体180能穿透接触层中的开口。开口810的长度194至少与接触层160-1至160-4上的降落区域的长度的总和相同，以使后续形成的导电体180能穿透接触层中的开口。

接着，包含于开口810内的第二刻蚀掩模900形成于图9A及图9B中所示的结构上，而成为图10A及图10B的上视图及剖视图分别所绘示的结构。如图中所示，第二刻蚀掩模900所具有的长度910小于开口810的长度194，且第二刻蚀掩模900具有至少与开口810的宽度192相同的宽度。

于所示的实施例中，第二刻蚀掩模900包括相对于第一掩模800的材料能选择性地刻蚀的材料，以使第二掩模900于开口810内的长度，能于下述的后续处理步骤中则选择性地减少。换言之，对于用以减少第二掩模900的长度的处理，第二掩模900的材料所具有的刻蚀率，大于第一掩模800的材料的刻蚀率。举例而言，于此实施例中，第一掩模800包括硬掩模材料，第二掩模能包括光刻胶材料。

接着，使用第一及第二掩模800、900作为刻蚀掩模，于图10A及图10B所示的结构上执行刻蚀处理，而成为图11A及图11B的上视图及剖视图分别所绘示的结构。能例如使用定时模式刻蚀而使用单一刻蚀化学物质，来实施刻蚀处理。或者，能使用相异的刻蚀化学物质来实施刻蚀处理，以个别地刻蚀绝缘层166、接触层160-4、绝缘材料165-3及接触层160-3。

此刻蚀会形成穿透接触层160-4的开口1000，以外露接触层160-3的一部分。开口1000躺设于接触层160-1上的降落区域161-1a上方。开口1000具有至少与降落区域161-1a的长度相同的长度1002，且具有至少与降落区域161-1a的宽度相同的宽度1004。

此刻蚀亦会形成穿透接触层160-4的开口1010，以外露接触层160-3的一部分。开口1010躺设于接触层160-1上的降落区域161-1b上方。开口1010具有至少与降落区域161-1b的长度相同的长度1012，且具有至少与降落区域161-1b的宽度相同的宽度1004。

接着，减少掩模900的长度910以形成具有长度1110的经减少长度的掩模1100，而成为图12A及图12B的上视图及剖视图分别所绘示的结构。于所示的实施例中，掩模900包括光刻胶材料，且能例如使用具有以C12或HBr为基底的化学物质的反应离子刻蚀，来修剪掩模900。

接着，使用第一掩模800及经减少长度的掩模1100作为刻蚀掩模，于图12A及图12B所示的结构上实施刻蚀处理，而成为图13A及图13B的上视图及剖视图分别所绘示的结构。

刻蚀处理会延伸于开口1000、1010穿透接触层160-3，以外露接触层160-2的设置于下方的部分。

此刻蚀亦会形成穿透接触层160-4的部分的开口1200、1210，且因掩模1100的长度的减少，不再由掩模1100覆盖开口1200、1210，从而外露接触层160-3的部分。开口1200被形成相邻于开口1000，且躺设于接触层160-2上的降落区域161-2a上方。开口1200具有至少与降落区域161-2a的长度相同的长度1202，且具有至少与降落区域161-2a的宽度相同的宽度1204。

开口1210被形成相邻于开口1010，且躺设于接触层160-2上的降落区域161-2b上方。开口1210具有至少与降落区域161-2b的长度相同的长度1212，且具有至少与降落区域161-2b的宽度相同的宽度1204。

接着，减少掩模1100的长度1110以形成具有长度1305的经减少长度的掩模1300。使用第一掩模800及掩模1300作为刻蚀掩模，来实施刻蚀处理，而成为图14A及图14B的上视图及剖视图所绘示的结构。

刻蚀处理会延伸于开口1000、1010穿透接触层160-2，以外露接触层160-1上的降落区域161-1a、161-1b。刻蚀处理亦会延伸于开口1200、1210穿透接触层160-3，以外露接触层160-2上的降落区域161-2a、161-2b。

此刻蚀亦会形成穿透接触层160-4的部分的开口1310、1320，且因掩模1300的长度的减少而不再覆盖层160-4的部分，从而外露接触层160-3上的降落区域161-3a、161-3b。

开口1310被形成相邻于开口1200。开口1310具有至少与降落区域161-3a的长度相同的长度1312，且具有至少与降落区域161-3a的宽度相同的宽度1314。

开口1320被形成相邻于开口1210。开口1320具有至少与降落区域161-3b的长度相同的长度1322，且具有至少与降落区域161-3b的宽度相同的宽度1324。

接着，绝缘填充材料1400沉积于图14A及图14B所示的结构上，以及执行如化学机械抛光(Chemical Mechanical Polishing，CMP)的平面化处理，以移除掩模800、1300，而成为图15的剖视图中所示的结构。

接着，形成光刻图样，以定义用于导电体180并连接至降落区域的通孔。能应用反应离子刻蚀，以形成深且高的长宽比的通孔穿透绝缘填充材料1400，以提供用于导电体180的通孔。于开设通孔之后，以钨或其它导电材料填充通孔，以形成导电体180。此时应用金属化处理以形成互联机185，以提供导电体180及装置上的平面译码电路之间的互连。最后，应用后端工艺(back end of line，BEOL)处理以完成集成电路，而成为图3A及图3B中所示的结构。

于不同接触层中，通过使用于单一刻蚀掩模800中的开口810而图案化接触层，并使用刻蚀额外的掩模的处理，形成用于穿过导电体至设置于下方的接触层上的降落区域的开口，而不必使用关键对齐步骤。因此，以半对齐方式，于不同接触层中形成具有垂直对齐的侧壁的开口。

于上所示的范例中，掩模800中的开口810于平面视角上具有矩形的剖面。因此，于不同接触层中的开口，沿横向方向具有实质上相同的宽度。或者，取决于不同接触层的降落区域的形状，掩模800中的开口能具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。

举例而言，为了容纳具有不同宽度的降落区域，掩模800中的开口的宽度能沿纵向方向而有所不同。图16绘示掩模800中的开口1510的平面图，此掩模800以类阶梯的方式沿纵向方向具有不同的宽度，而造成接触层中的开口的宽度以此有所不同。

现在将主要参照图17至图47描述本发明。

下列描述通常将参照特定结构的实施例及方法。应理解为并非有意于将发明限制承特定接露的实施例及方法，而是意指发明能使用其它特征、元件、方法及实施例来实施。将描述较佳的实施例以说明本发明，而非限制由权利要求范围定义的本发明范畴。此些技艺中的通常技巧将承认以下描述的各种均等的变化。于不同实施例中的类似元件以类似元件符号共同指称。

图17绘示用以根据本发明产生互连接触区域14的方法的简化流程图。图17的互连接触区域产生方法10，包含于获得步骤12中获得N个掩模的组合。于图17所示的方法10中进一步的步骤，将连同图18至图27讨论如下，图18至图27绘示用于实施本发明的方法的第一范例。

参照图27，使用N个掩模的组合，以于接触层18.1、18.2、18.3、18.4的叠层16产生多达2的N次方个互连接触区域14的接触层，此叠层16为位于三维叠层IC装置的互连区域17。互连区域17通常将为如图4及图5所示的周围互连区域，但也能位于其它区域。于图18至图44的三个范例中，为求简化说明，于衬底19上显示有四个接触层，三维叠层IC装置通常将具有更多的接触层。将如下讨论，每个掩模包括遮蔽区域及刻蚀区域，N为至少等于2的整数，且x为用于掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。当x等于1时，对于相关掩模的刻蚀步骤将刻蚀一个接触层18，当x等于2时，对于相关掩模的刻蚀步骤将刻蚀二个接触层，依此类推。

接着，参照图17，实施部分移除步骤20，参照图9，以移除躺设于接触层18的叠层16上方的上层24的一部分22。于此范例中，上层24包含第一及第二硅氧化物层26、28，以及于硅氧化物层之间通常由氮化硅制作的电荷捕捉层27。于此范例中，参照图18，使用具有开放区域32的额外的掩模30来完成此移除，以容许图19中所示的上层24的一部分22的刻蚀。于此范例中，接触层18每层皆包含通常由图案化多晶硅层以形成导电体的上部导电层34，例如字线，以及包含通常为硅氧化物或氮化硅化合物的下部绝缘层36。为求简化指称上部导电层34的方式，将通常指称为多晶硅层34。然而，上部导电层34能由其它合适的材料制作，例如金属、金属硅化物以及多于一层的多晶硅、金属硅化物及金属的多层组合。穿透上层24的介电质层28的刻蚀，通常通过使用材料选择性刻蚀处理所控制。举例而言，当介电层28为硅氧化物，且上部导电层34为多晶硅时，使用反应离子刻蚀来刻蚀穿透介电质层28，此刻蚀有效地通过达到上部导电层34而停止。于其它状况中，能使用相似的技术以控制刻蚀深度。亦能使用其它用以控制刻蚀深度的技术。因为额外的掩模30能简单地开设出用于刻蚀接触层18的叠层16的空间，故额外的掩模30能不被考虑为N个掩模的组合中的一部分。讨论于此关于图28至图34的范例中，使用地毯式刻蚀从互连接触区域移除任何额外的上层24，而毋需额外的掩模。

图20绘示于图19的接触层18的叠层16上的第一掩模38.1的形成。于此范例中，第一掩模38.1包括光刻胶掩模元件40.1、40.2、40.3，其中掩模元件40.2覆盖第一多晶硅层34.1的中央部分42.1，且掩模元件40.3覆盖第一多晶硅层34.1的边缘部分42.2。图21绘示刻蚀步骤的结果，此刻蚀步骤中未被光刻胶掩模元件40覆盖的接触层18.1的部分，是被向下刻蚀至接触层18.2。亦即，于此第一刻蚀步骤中，刻蚀一个接触层18。

图22绘示于图21的接触层18的叠层16上的第二光刻胶掩模38.2的形成。如图22中的虚指引线所建议，掩模38.2覆盖多晶硅层34.1及34.2的不相同的外露部分，此部分于后续使用为互连接触区域14.1及14.2。图23绘示刻蚀二个接触层的第二刻蚀步骤的结果。尤其而言，多晶硅层34.2的外露的表面部分44，是被向下刻蚀二层，以外露多晶硅层34.4的部分46。此外，多晶硅层34.1的外露的表面部分42.3，亦被向下刻蚀二个接触层，以外露多晶硅层34.3的部分47。图24绘示移除第二掩模38.2，且保留多晶硅34.1、34.2、34.3及34.4的部分以作用为互连接触区域14.1、14.2、14.3及14.4的结果。接触层18.1的薄行部分48，有时被称为假叠层或局部高度假叠层，是能够被故意地形成，或作为制造公差的结果。

于图18至图24的范例中，使用二个掩模38.1、38.2提供至降落区域的存取，此降落区域位于四个相异接触层18-1至18-4的四个互连接触区域14.1至14.4。根据本发明，使用N个掩模对互连区域17刻蚀N次，以于2的N次方个接触层18的每层产生互连接触区域14。如以下参照图27讨论，于2的N次方个接触层的每层，互连接触区域14能与降落区域56对齐且提供至降落区域56的存取。每个刻蚀步骤，包括对于序列数字x的每个掩模，刻蚀穿透2的(x-1)次方个接触层。请参照图17的互连区域刻蚀步骤49。

图25绘示铺设刻蚀停止层50于接触层18的经刻蚀的叠层16的外露的表面上方的可选步骤的结果，当层间绝缘层为硅氧化物时，刻蚀停止层50例如为氮化硅层。此后，如图26中所示，通过图17的刻蚀区域填充步骤，于图25的结构上沉积层间介电质52。随后形成穿透层间介电质52及刻蚀停止层50的导电体54，以形成与于互连接触区域14的导电的降落区域56的电性接触。能使用钨插头处理形成导电体54，此处理包含形成穿透介电质填充材料的通孔，以提供至位于所选择的层上的降落区域的开口，此时使用CVD或PVD处理，能于通孔中形成黏性衬垫，接下来沉积钨以填充通孔，进而形成垂直的导电体54。如此为说明于图27中，且显视为图17的导电体形成步骤60。

第二范例将参照图28至图34讨论，其中类似的元件符号，指称与图17至图27的第一范例中类似的元件。于图28的互连区域17的接触层18的叠层16，具有如图18中相同的基本结构。于此范例中，以地毯式刻蚀处理，移除上层24的介电质层23及电荷捕捉层27，从而消除对于额外的掩模30的需要。第一掩模38.1形成于介电质层28上，于掩模元件40.1及40.2之间以及掩模元件40.2及40.3之间，掩模38.1具有开放区域41.1及41.2。随后则为图31所示的第一刻蚀步骤，以此于掩模元件40.1、40.2之间以及掩模元件40.2、40.3之间的开口41.1及41.2，形成穿透介电质层28及多晶硅层34.1的开口62、63。虽然如此的刻蚀步骤能继续向下至多晶硅层34.2，但于此并不需要，对于此的理由将于讨论图33及图34时论证。第二掩模38.2此时形成于接触层18的经刻蚀的叠层16上。第二掩模38.2包含掩模元件40.4及40.5，其中掩模元件40.5覆盖开口63，同时保留开口62、63之间的介电质层28的一部分64不被覆盖。

图33绘示第二刻蚀步骤的结果，于第二刻蚀步骤中刻蚀二个接触层。具体而言，将开口62向下刻蚀至氧化层36.3，同时介电质层28的一部分64向下刻蚀二个接触层至氧化层36.2。此后，移除第二掩模38.2，并于如图34所示的经刻蚀的结构上沉积层间介电质52。接着随后形成穿透覆盖多晶硅层34.1至34.4的层间介电质52及氧化层28、36.1、36.2、36.3的导电体54.1至54.4，以产生与于互连接触区域14.1至14.4的降落区域56.1至56.4的接触。

如图18至图24的范例，于图28至图34之中。

使用二个掩模38.1、38.2，以提供至位于四个相异接触层18.1至18.4的四个互连接触区域14.1至14.4的降落区域56.1至56.4的存取。根据本发明，使用N个掩模对互连区域17刻蚀N次，以于每个接触层18产生互连接触区域14。于2的N次方个接触层的每层，互连接触区域14与降落区域56对齐且提供至降落区域56的存取。再一次地，此刻蚀步骤包括对于序列数字x的每个掩模，刻蚀穿透2的(x-1)次方个接触层。

图35至图44绘示以类似元件符号指称类似元件而再次实施本发明的方法的第三范例。第一掩模38.1形成于上层24以及互连区域17的接触层18的叠层16上方。如图35所示，于掩模元件40.1及40.2之间以及掩模元件40.2及40.3之间，光刻胶掩模元件40.1、40.2及40.3形成开放区域66.1及66.2。设置于开放区域66.1及66.2的下方的上层24的部分，被向下刻蚀至第一接触层18的多晶硅层34.1，而于上层24中产生第一及第二开口68.1、68.2。开口68.1及68.2外露第一多晶硅层34.1的表面部分70.1、70.2。

图38绘示第一及第二开口68.1、68.2的侧壁上沉积侧壁材料72.1及72.2的结果。如此能以相异的方式完成，例如通过以CVD或溅射的方式而于晶圆上方地毯式地沉积如氮化硅的绝缘材料层，随后使用各向异性刻蚀，直到除了相邻于垂直侧壁的区域以外的材料从晶圆的水平表面移除，从而保留侧壁间隔。侧壁材料72.1及72.2覆盖表面部分70.1、70.2的每个部分的第一部位74.1、74.2，同时保留表面部分70.1、70.2的每个部分的第二部位76.1、76.2不被覆盖。

于此时例如通过各向异性反应离子刻蚀，来刻蚀图38的结构，此种刻蚀不会攻击侧壁材料，而仅会减少侧壁材料72.1、72.2的尺寸，且延伸第一及第二开口68.1、68.2穿透接触层，以外露多晶硅层34.2。参照图39。接着，移除侧壁材料72.1、72.2，参照图40，以外露表面部分70.1、70.2的第一部位74.1、74.2。图41绘示于图40的结构上填充第二开口68.2的第二掩模38.2。第一开口68.1此时被刻蚀穿透二个接触层18以外露第一部位74.1下方的第三多晶硅层34.3的部分78，以及外露第二部位76.1下方的第四多晶硅层34.4的部分80。

此时移除第二掩模38.2，且图42的结构是通过层间介电质52覆盖而如图43所示。图44绘示于互连接触区域14.1至14.4，形成与降落区域56.1至56.4接触的导电体54.1至54.4的结果。

当接触层18的叠层16之上使用相对较厚的上层24时，特别适合使用图35至图44中所示的方法。与图18至图27的范例一同使用的SiN层50，能与第二及第三范例一同使用。

图45绘示用于16个接触层18的叠层的处理范例。根据本发明，用于16个接触层18的互连接触区域14，能仅使用4个掩模38而完成。于此范例中，第一掩模38.1具有被标示成1、3、5…等的8个光刻胶掩模元件40，随后为标示成2、4、6…等的开放刻蚀区域41。于此范例中，每个刻蚀掩模元件40及开放刻蚀区域41的每个边缘具有一单位的纵向尺度。使用第一掩模38.1刻蚀单一个层。第二掩模38.2具有被标示为1/2、5/6、…等的4个光刻胶掩模元件，随后为标示成3/4、7/8、…等的开放刻蚀区域，每个区域皆具有2单位纵向尺度。使用第二掩模38.2刻蚀二个层。第三掩模38.3具有标示成1-4、9-12的2个光刻胶掩模元件，随后为标示成5-8、13、16的开放刻蚀区域，此区域中每个皆具有4单位的纵向尺度。使用第三掩模38.3刻蚀四个层。第四掩模38.4具有标示成1-4、9-12的2个光刻胶掩模元件，随后为标示成5-8、13、16的开放刻蚀区域，此区域中每个皆具有4单位的纵向尺度。使用第三掩模38.3刻蚀四个层。第四掩模具有标示为1-8的一个光刻胶掩模元件，随后为标示成9-16的开放刻蚀区域，此区域中每个皆具有8单位的纵向尺度。使用第四掩模38.4刻蚀八个层。

如上讨论，当使用第一掩模38.1时，x等于1，而刻蚀单一层18(2^x-1＝2⁰＝1)；当使用第二掩模38.2时，刻蚀2个层18(2^x-1＝2¹＝2)；当使用第三掩模38.3时，刻蚀4个层18(2^x-1＝2²＝4)；当使用第四掩模38.4时，刻蚀8个层18(2^x-1＝2³＝8)。于此方法中，能使用刻蚀1层、刻蚀2层、刻蚀4层及刻蚀8层的一些组合，完成介于1及16之间的任何接触层18。另一种思考方式中，4个掩模代表四个二进制数的位数，亦即对应十进制数的1-16的0000、0001、…、1111。举例而言，为了存取于接触层18的互连接触区域14，需要刻蚀穿透12个接触层，其中，能通过使用第三掩模38.3(刻蚀穿透4个接触层)及第四掩模38.4(刻蚀穿透8个接触层)的开放区域41，来完成此刻蚀。图45的掩模38.1至38.4的使用结果，为图46中所示的接触层18的叠层16。传统方法通常会需要16个相异的掩模，而导致更加昂贵的花费以及因公差建立而造成的失败的增加机会。

图45至图46的范例，导致用于与降落区域56对其的互连接触区域14的连续的开放阶梯区域。图47绘示一范例，其中配置四个掩模38以产生16个接触层18的叠层16，并于每个互连接触区域14之间具有完整高度的假叠层82，且相邻于接触区域14、16具有完整高度边界叠层84。无论是否产生假叠层82，此实施例是通过对于每个掩模38提供虚拟遮蔽区域86而达成。于此范例中，于每个互连接触区域14之间具有假叠层82。然而，于一些实施例中，能消除一个或多个假叠层82。同样地，假叠层82的纵向尺度彼此毋需相同。

没有必要以每个掩模所刻蚀的接触层18的数量的顺序来使用掩模38。亦即能于掩模38.1之前使用掩模38.2。然而，对于较大处理窗口而言，以所刻蚀的接触层的数量为升序的顺序使用掩模为佳，亦即先使用掩模刻蚀单一接触层，再使用掩模刻蚀二个接触层，以此类推。

于图47的范例中，对应于每个刻蚀掩模38的位置提供虚拟遮蔽区域86，以使所造成的假叠层82为完整高度叠层。对于一个或多个但并非全部的掩模38而言，例如图24的薄行部分48的局部高度假叠层，能通过于对应的位置提供虚拟遮蔽区域86而制作。

虽然本发明所讨论的为关于N等于2的情况请参照图17至图44，以及关于N等于4的情况请参照图45至图47，掩模的数量能为其它的数量3个或能为大于4个的N个。虽然能使用N个掩模的组合以产生互连接触区域的2的N次方个接触层，亦能使用N个掩模的组合以产生多达且包含互连接触区域的2的N次方个接触层。举例而言，随着N等于4，能使用4个掩模以产生小于互连接触区域的16个接触层，例如互连接触区域的13、14或15个接触层。

虽然本发明通过参照详述于上的较佳实施例及范例而揭露，但应理解为此些范例为用于说明而非用于限定。考虑到对于熟悉该项技艺者而言，将随时发生修改及组合，其中，修改及组合将于本发明的精神及随附权利要求范围的范畴内。

Claims (27)

1.一种方法，使用于一互连区域具有多个接触层的一叠层的一三维叠层IC装置，以产生与该多个接触层的多个降落区域对齐且于该多个接触层外露该多个降落区域的多个互连接触区域，该方法包括：

使用N个刻蚀掩模的组合，以于具该多个接触层的该叠层产生多达且包含2的N次方个互连接触区域层，每该掩模包括多个遮蔽区域及多个刻蚀区域，N为至少等于2的整数，x为用于该多个掩模的一序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N；

移除于该互连区域躺设于具该多个接触层的该叠层上方的任何一上层的至少一部分；

以所选择的顺序使用该多个掩模刻蚀该互连区域N次，以产生从一表面层延伸至每该接触层的多个接触开口，于该2的N次方个接触层中的每层，该多个接触开口与该多个降落区域对齐且提供至该多个降落区域的存取；以及

该刻蚀步骤包括对于序列号码x的每该掩模刻蚀穿透2的(x-1)次方个接触层；

以此能形成通过该多个接触开口的多个导电体，以接触于该多个接触层的该多个降落区域。

2.根据权利要求1所述的方法，更包括：

于该多个接触开口上方涂敷一填充材料，以定义一通孔图案化表面；

开设穿透该填充材料的多个通孔，以外露于每该接触层中的该多个降落区域；以及

于该多个通孔内沉积一导电材料。

3.根据权利要求1所述的方法，其中，该存取步骤是通过该多个掩模来实行，且该多个掩模的至少一个掩模上包括一虚拟遮蔽区域。

4.根据权利要求1所述的方法，其中，该存取步骤是通过该多个掩模来实行，且该多个掩模至少一些掩模上的对应多个位置包括多个虚拟遮蔽区域。

5.根据权利要求1所述的方法，其中，该存取步骤是通过该多个掩模来实行，且该多个掩模的每该掩模上的对应多个位置包括至少一个虚拟遮蔽区域。

6.根据权利要求1所述的方法，其中，该存取步骤是通过N至少等于4来实行。

7.根据权利要求1所述的方法，其中，该方法是以该序列号码x的顺序来实行。

8.根据权利要求1所述的方法，其中，该移除步骤是使用外露该互连区域的一额外的掩模来实行。

9.根据权利要求1所述的方法，其中，该移除步骤是通过于该互连区域使用一地毯式刻蚀步骤来实行。

10.根据权利要求1所述的方法，其中：

该移除步骤包括于该上层中形成外露一第一接触层的一顶表面部分的一开口，该开口通过多个侧壁局部地设边界；以及

该互连区域刻蚀步骤，包括：

于该开口的该多个侧壁上及于该顶表面部分的一第一部位上沉积侧壁材料，并保留该顶表面部分的一第二部位使得于该第二部位上无侧壁材料；

延伸该开口穿透该顶表面部分的该第二部位，以提供至设置于下方的接触层的该顶表面的存取；以及

移除该侧壁材料的至少一些，从而外露该顶表面部分的该第一部位的至少一些，以于该第一接触层及设置于下方的该多个接触层，形成与该多个降落区域对齐且提供至该多个降落区域的存取的该多个互连接触区域；

以此，该侧壁材料作用为该N个刻蚀掩模的其中一个。

11.根据权利要求10所述的方法，其中，实行该侧壁材料移除步骤以外露该多个降落区域。

12.根据权利要求10所述的方法，其中，该侧壁材料移除步骤，是通过移除全部的该侧壁材料来实行。

13.根据权利要求10所述的方法，其中，该开口形成步骤，是通过作为顶层的该上层及该所选择的接触层为该第一接触层来实行。

14.根据权利要求1所述的方法，其中：

该移除步骤包括于该上层中形成一第一开口及一第二开口且每该开口外露一第一接触层的一顶表面部分，该多个开口通过多个侧壁局部地设边界；以及

该互连区域刻蚀步骤，包括：

于每该开口的该多个侧壁上及于每该顶表面部分上沉积一侧壁材料，并保留每该顶表面部分的一第二部位使得于该第二部位上无侧壁材料；

延伸该第一开口及该第二开口中的每该开口穿透该顶表面部分的该第二部位，以外露于每该开口的一第二接触层的该顶表面；

于每该开口移除该侧壁材料的至少一些，从而于每该开口外露该顶表面的该第一部位的至少一些，从而于该第二开口形成该多个互连接触区域，于该第二开口的该多个互连接触区域是与于该第一接触层及该第二接触层的该多个降落区域对齐，且提供至位于该第一接触层及该第二接触层的该多个降落区域的存取；以及

从(1)该顶表面部分的该外露的第一部位进一步延伸该第一开口穿透该第一接触层及该第二接触层，以外露一第三接触层的该顶表面，且从(2)该第二接触层的该外露的顶表面进一步延伸该第一开口穿透该第二接触层及该第三接触层，以外露一第四接触层的该顶表面，从而于该第一开口，形成与于该第三及第四接触层的该多个降落区域对齐且提供至该多个降落区域的存取的该多个互连接触区域；

以此，该侧壁材料作用为该多个N个刻蚀掩模的其中一个。

15.一种方法，用于提供多个电性连接以电连至位于一互连区域的多个接触层的一叠层的多个降落区域，且用于一类型的三维叠层IC装置，此类型包括该互连区域，该互连区域包含一上层以及于该上层的下方的至少一第一接触层、一第二接触层、一第三接触层及一第四接触层的叠层，该方法包括：

于该上层中形成至少一第一开口及一第二开口，每该开口外露每该第一接触层的一表面部分，该第一开口及该第二开口通过多个上层侧壁局部地设边界；

于该第一开口及该第二开口的每该开口的该多个侧壁上，以及该多个表面部分的每该表面部分的一第一部位上，沉积一侧壁材料，并保留该多个表面部分的一第二部位使得于该第二部位上无侧壁材料；

延伸该第一开口及该第二开口穿透该多个表面部分的该多个第二部位，以对于该第一开口及该第二开口的每该开口外露该第二接触层的一表面；

于每该开口移除该侧壁材料的至少一些，以于每该开口外露该表面部分的该第一部位的至少一些，从而于该第二开口形成该多个互连接触区域，于该第二开口的该多个互连接触区域是与于该第一接触层及该第二接触层的该多个降落区域对齐；以及

从(1)该表面部分的该外露的该第一部位进一步延伸该第一开口穿透该第一接触层及该第二接触层，以外露该第三接触层的一表面，且从(2)该第二接触层的该外露的表面进一步延伸该第一开口穿透该第二接触层及该第三接触层，以外露该第四接触层的一表面，从而于该第一开口，形成与于该第三接触层及该第四接触层的该多个降落区域对齐的该多个互连接触区域；以及

形成电连至位于该第一接触层、该第二接触层、该第三接触层及该第四接触层的该多个降落区域的多个导电体。

16.根据权利要求15所述的方法，其中，该多个导电体形成步骤包括：

于该多个开口上方涂敷一填充材料，以定义一通孔图案化表面；

开设穿透该填充材料的多个通孔，以外露于每该接触层中的该多个降落区域；以及

于该多个通孔内沉积一导电材料。

17.根据权利要求15所述的方法，其中，实行该第一开口及该第二开口形成步骤，以外露该第一接触层的一顶表面，以及实行进一步延伸步骤，以外露于该第三接触层及该第四接触层的该多个降落区域。

18.一种掩模组合，用于一三维叠层IC装置以产生多个互连接触区域，该多个互连接触区域是对齐于一互连区域的具多个接触层的一叠层的多个降落区域，通过一上层覆盖具该多个接触层的该叠层，该掩模组合包括：

N个刻蚀掩模的一组合，每该掩模包括多个遮蔽区域及多个刻蚀区域，该多个刻蚀区域用以对于该三维叠层IC装置于该互连区域的多达且包含2的(N-1)次方个接触层，产生能与该多个降落区域对齐的该多个互连接触区域，N为至少等于3的整数，x为用于该多个掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。

19.根据权利要求18所述的掩模组合，其中，侧壁材料作用为该N个刻蚀掩模的其中一个。

20.根据权利要求18所述的掩模组合，其中，该多个刻蚀掩模包括一虚拟遮蔽区域于该多个刻蚀掩模的至少一个掩模上。

21.根据权利要求18所述的掩模组合，其中，该多个刻蚀掩模包括多个虚拟遮蔽区域于该多个刻蚀掩模的至少一些掩模上的对应多个位置。

22.根据权利要求18所述的掩模组合，其中，该多个刻蚀掩模包括至少一个虚拟遮蔽区域于该多个刻蚀掩模的每该掩模上的对应多个位置。

23.根据权利要求18所述的掩模组合，其中，对于所选择的刻蚀掩模，该多个刻蚀区域的多个纵向尺度相等。

24.根据权利要求18所述的掩模组合，其中：

该多个遮蔽区域及该多个刻蚀区域具有多个纵向尺度；以及

对于所选择的掩模，该多个遮蔽区域及该多个刻蚀区域的该多个纵向尺度彼此相等。

25.根据权利要求18所述的掩模组合，其中：

该多个遮蔽区域及该多个刻蚀区域具有多个纵向尺度；以及

对于该多个所有的掩模，该多个遮蔽区域及该多个刻蚀区域的该多个纵向尺度彼此相等。

26.根据权利要求18所述的掩模组合，其中，N是大于或等于4。

27.一种掩模组合，用于一三维叠层IC装置以产生与多个互连区域，该多个互连接触区域是对齐于一互连区域的具多个接触层的一叠层的多个降落区域，该掩模组合包括：

N个掩模的组合，每该掩模包括多个遮蔽区域及多个刻蚀区域，该多个刻蚀区域用以对于该三维叠层IC装置于该互连区域的多达且包含2的N次方个接触层，产生能与该多个降落区域对齐的该多个互连接触区域，N为至少等于2的整数，x为用于该多个掩模的序列号码，以使其中的一掩模的x等于1，另一掩模的x等于2，接下来直到x等于N。

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