CN102624656B - 低压差分信号发送器 - Google Patents

Abstract

本发明实施例公开了一种低压差分信号LVDS发送器，涉及数据传输技术领域，解决了现有技术的LVDS发送器的性能劣化的问题。发送器包括工作电源、发送器主体部分、第一选择输入模块、第二选择输入模块，发送器主体部分包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管，所述第一PMOS管的源极与第二PMOS管的源极接入工作电源；所述第一选择输入模块及第二选择输入模块均加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并根据第一信号及第二信号分别向第一PMOS管的栅极和第二PMOS管的栅极选择输入第一偏置电压或第二偏置电压，第一PMOS管的栅极加载的电压与第二PMOS管的栅极加载的电压实时不同，第一信号与第二信号为一对差模信号，以完成LVDS发送器功能。

Description

低压差分信号发送器

技术领域

本发明涉及数据传输技术领域，尤其涉及一种低压差分信号发送器。

背景技术

低压差分信号(Low Voltage Differential Signaling，简称LVDS)广泛应用于芯片间的短距离互联。LVDS信号的通信系统中通常包括LVDS发送器，所述LVDS发送器用于将芯片内工作的电平转换为LVDS信号，并将所述LVDS信号发送出去。

现有技术的一种LVDS发送器如图1所示，所述LVDS发送器包括发送器主体部分11、电流源12、与所述电流源12和所述发送器主体部分11连接的P型金属氧化物半导体(Positive channel Metal Oxide Semiconductor，简称PMOS)管电流镜13，所述PMOS管电流镜包括第三PMOS管131和第四PMOS管132，所述电流源12产生电流(一般为3.5毫安)通过所述PMOS管电流镜13进行镜像，进而为所述发送器主体部分11提供电流，所述电流镜13中第四PMOS管132源极加载有工作电源提供的工作电压，随着技术的更新，所述工作电压从先前的3.3伏、2.5伏下降到了1.8伏，甚至更低。所述发送器主体部分11包括一对按反相器连接的开关管，所述一对按反相器连接的开关管包括第一PMOS管111、第二PMOS管112、第一N型金属氧化物半导体(N-Mental-Oxide-Semiconductor，简称NMOS)管113以及第二NMOS管114，所述第一PMOS管111及第一NMOS管113的栅极相连且加载第二信号，所述第二PMOS管112及第二NMOS管114的栅极相连且加载第一信号，所述第二信号与所述第一信号为一对差模信号，所述第一PMOS管111及第一NMOS管113的漏极相连并接到外部的负载(例如100欧姆的电阻)的一端，所述第二PMOS管112及第二NMOS管114的漏极相连并接到所述外部的负载的另一端。所述发送器主体部分11还包括与所述第一NMOS管113及第二NMOS管114的源极连接的NMOS管电流源115以及与所述NMOS管电流源115的栅极连接的共模负反馈电路116，所述共模负反馈116通过控制所述NMOS管电流源115调节共模电平，LVDS协议规定共模电平为1.25伏。通过所述第一信号与第二信号的改变使得所述PMOS管电流镜13送出的电流流过所述第一PMOS管111或者第二PMOS管112，并流过所述外部的负载电阻，使得外部的LVDS接收器通过判断所述外部负载的电流方向，实时获取得到了所述LVDS发送器中的第一信号及第二信号的高低电平。

在实现本发明实施例的过程中，发明人发现现有技术中至少存在如下问题：

由于工作电压为1.8伏甚至更低，使得所述第四PMOS管132得到的分压较小而进入线性区域，造成所述LVDS发送器性能劣化的问题。

发明内容

本发明的实施例提供一种低压差分信号LVDS发送器，能够解决现有技术中由于工作电压较低，所述第四PMOS得到的分压较小而进入线性区域，造成所述LVDS发送器性能劣化的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

一种低压差分信号LVDS发送器，包括工作电源和发送器主体部分，所述发送器主体部分包括第一P型金属氧化物半导体PMOS管、第二PMOS管、栅极加载有第二信号的第一N型金属氧化物半导体NMOS管以及栅极加载有第一信号的第二NMOS管，所述第一PMOS管的漏极连接外部负载电阻的一端，所述第二PMOS管的漏极连接所述外部负载电阻的另一端，所述第一PMOS管的源极与第二PMOS管的源极均接入所述工作电源，所述LVDS发送器还包括第一选择输入模块和第二选择输入模块；

所述第一选择输入模块加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第二PMOS管的栅极，用于根据所述第一信号及第二信号向所述第二PMOS管的栅极选择输入所述第一偏置电压或者第二偏置电压；

所述第二选择输入模块加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第一PMOS管的栅极，用于根据所述第一信号及第二信号向所述第一PMOS管的栅极选择输入所述第一偏置电压或者第二偏置电压；

所述第一信号与所述第二信号为一对差模信号；

在所述第一信号为低电平，所述第二信号为高电平时，所述第一NMOS管导通，所述第二NMOS管关断，所述第一选择输入模块向所述第二PMOS管的栅极选择输入所述第一偏置电压，所述第二选择输入模块向所述第一PMOS管的栅极选择输入所述第二偏置电压，使得所述第二PMOS管导通，工作电流通过所述第二PMOS管流向所述外部负载电阻；

在所述第一信号为高电平，所述第二信号为低电平时，所述第一NMOS管关断，所述第二NMOS管导通，所述第一选择输入模块向所述第二PMOS管的栅极选择输入所述第二偏置电压，所述第二选择输入模块向所述第一PMOS管的栅极选择输入所述第一偏置电压，使得所述第一PMOS管导通，工作电流通过所述第一PMOS管流向所述外部负载电阻。

本发明实施例提供的LVDS发送器，由于采用第一选择输入模块根据第一信号和第二信号控制第二PMOS管接通第一偏置电压或第二偏置电压，而第二选择输入模块根据第一信号和第二信号控制第一PMOS管与所述第二PMOS管的接通实时相反，从而使得所述第一PMOS管或第二PMOS管输出电流，流过外部负载完成LVDS发送器功能，所述LVDS发送器在所述第一偏置电压加载到第一PMOS管或第二PMOS管上时，所述第一PMOS管或第二PMOS管能够直接产生工作电流，省去了一层PMOS管电流镜，能应用于工作电压较低的环境下，解决了现有技术中由于工作电压较低，所述第四PMOS管得到的分压较小而进入线性区域，造成所述LVDS发送器性能劣化的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的LVDS发送器的结构示意图；

图2为本发明实施例提供的LVDS发送器的结构示意图一；

图3为本发明实施例提供的LVDS发送器的结构示意图二；

图4为本发明又一实施例提供的LVDS发送器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明技术方案的优点更加清楚，下面结合附图和实施例对本发明作详细说明。

如图2所示，本发明实施例提供的低压差分信号LVDS发送器，包括工作电源201和发送器主体部分202，所述发送器主体部分202包括第一P型金属氧化物半导体PMOS管203、第二PMOS管204、栅极加载有第二信号的第一N型金属氧化物半导体NMOS管205以及栅极加载有第一信号的第二NMOS管206，所述第一PMOS管203的漏极连接外部负载电阻的一端，所述第二PMOS管204的漏极连接所述外部负载电阻的另一端，所述第一PMOS管203的源极与第二PMOS管204的源极均接入所述工作电源201，所述LVDS发送器还包括第一选择输入模块207和第二选择输入模块208。

所述第一选择输入模块207加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第二PMOS管204的栅极，用于根据所述第一信号及第二信号向所述第二PMOS管204的栅极选择输入所述第一偏置电压或者第二偏置电压。

所述第二选择输入模块208加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第一PMOS管203的栅极，用于根据所述第一信号及第二信号向所述第一PMOS管203的栅极选择输入所述第一偏置电压或者第二偏置电压。

其中，所述第一信号与所述第二信号为一对差模信号。

在所述第一信号为低电平，所述第二信号为高电平时，所述第一NMOS管205导通，所述第二NMOS管206关断，所述第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第一偏置电压，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入所述第二偏置电压，使得所述第二PMOS管204导通，工作电流通过所述第二PMOS管204流向所述外部负载电阻。

在所述第一信号为高电平，所述第二信号为低电平时，所述第一NMOS管205关断，所述第二NMOS管206导通，所述第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第二偏置电压，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入所述第一偏置电压，使得所述第一PMOS管203导通，工作电流通过所述第一PMOS管流向所述外部负载电阻。

进一步的，如图3所示，所述第一选择输入模块207包括第五PMOS管209及第六PMOS管210，所述第五PMOS管209的栅极加载有第二信号，所述第五PMOS管209的源极与所述第二PMOS管204的栅极连接，所述第五PMOS管209的漏极加载有第二偏置电压，所述第六PMOS管210的栅极加载有第一信号，所述第六PMOS管210的源极与所述第二PMOS管204的栅极连接，所述第六PMOS管210的漏极加载有第一偏置电压，所述第一选择输入模块207用于向所述第二PMOS管204的栅极选择输入所述第一偏置电压或者第二偏置电压。

所述第二选择输入模块208包括第七PMOS管211及第八PMOS管212，所述第七PMOS管211的栅极加载有第一信号，所述第七PMOS管211的源极与所述第一PMOS管203的栅极连接，所述第七PMOS管211的漏极加载有第二偏置电压，所述第八PMOS管212的栅极加载有第二信号，所述第八PMOS管212的源极与所述第一PMOS管203的栅极连接，所述第八PMOS管212的漏极加载有第一偏置电压，所述第二选择输入模块208用于向所述第一PMOS管203的栅极选择输入所述第一偏置电压或第二偏置电压。

在本发明实施例中，当第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第一偏置电压时，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入第二偏置电压；反之，当第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第二偏置电压，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入第一偏置电压。

为了使本领域技术人员更好的了解本发明，下面对本发明实施例提供的LVDS发送器的工作过程做具体说明。

如图3所示，所述第一偏置电压能够使所述第一PMOS管203的栅极电位拉低或第二PMOS管204的栅极电位拉低，而所述第一PMOS管203的源极及所述第二PMOS管204的源极加载有工作电源201的电压，使得所述第一PMOS管203或所述第二PMOS管204导通，进而输出工作电流(一般为3.5毫安)，所述第二偏置电压能够使所述第一PMOS管203的栅极电位抬高或第二PMOS管204的栅极电位抬高，而所述第一PMOS管203的源极及所述第二PMOS管204的源极加载有工作电源201的电压，使得所述第一PMOS管203或所述第二PMOS管204关断，此时输出的电流特别小，可以忽略不计。

在所述第二信号为高电平，所述第一信号为低电平时，所述第五PMOS管209及第八PMOS管212的栅极电位加载为高电平，使得所述第五PMOS管209及第八PMOS管212关断，所述第六PMOS管210及第七PMOS管211的栅极电位加载为低电平，使得所述第六PMOS管210及第七PMOS管211导通，进而使得所述第二PMOS管204的栅极加载第一偏置电压，由于所述第二PMOS管204的栅极电位拉低，所述第二PMOS管204导通，并且输出工作电流，所述第一PMOS管203加载第二偏置电压，由于所述第一PMOS管203的栅极电位抬高，所述第一PMOS管203关断，此时所述第一NMOS管205的栅极加载为高电平，则所述第一NMOS管205导通，所述第二NMOS管206的栅极加载为低电平，则所述第二NMOS管206关断，则所述第二PMOS管204输出的工作电流通过外部负载，再通过第一NMOS管205流出。当所述第一信号与所述第二信号改变，即第一信号为高电平，第二信号为低电平时，所述第五PMOS管209及第八PMOS管212的栅极电位加载为低电平，使得所述第五PMOS管209及第八PMOS管212导通，所述第六PMOS管210及第七PMOS管211的栅极电位加载为高电平，使得所述第六PMOS管210及第七PMOS管211关断，进而使得所述第二PMOS管204的栅极加载第二偏置电压，由于所述第二PMOS管204的栅极电位抬高，所述第二PMOS管204关断，所述第一PMOS管203加载第一偏置电压，由于所述第一PMOS管203的栅极电位拉低，所述第一PMOS管203导通，并输出工作电流，此时所述第一NMOS管205的栅极加载为低电平，则所述第一NMOS管205关断，所述第二NMOS管206的栅极加载为高电平，则所述第二NMOS管206导通，则所述第一PMOS管203输出的工作电流通过外部负载，再通过第二NMOS管206流出。由此，流过所述外部负载的电流方向改变，使得外部的LVDS接收器通过判断所述外部负载的电流方向，实时获取得到了所述LVDS发送器中的第一信号及第二信号的高低电平。

本发明实施例提供的LVDS发送器，由于采用第一选择输入模块根据第一信号和第二信号控制第二PMOS管接通第一偏置电压或第二偏置电压，而第二选择输入模块根据第一信号和第二信号控制第一PMOS管与所述第二PMOS管的接通实时相反，从而使得所述第一PMOS管或第二PMOS管输出电流，流过外部负载完成LVDS发送器功能，所述LVDS发送器在所述第一偏置电压加载到第一PMOS管或第二PMOS管上时，所述第一PMOS管或第二PMOS管能够直接产生工作电流，省去了一层PMOS管电流镜，能应用于工作电压较低的环境下，解决了现有技术中由于工作电压较低，所述第四PMOS管得到的分压较小而进入线性区域，造成所述LVDS发送器性能劣化的问题。

为了使本领域技术人员更好地理解本发明提供的技术方案，下面列举一个优选的实施例，值得说明的是，基于该实施例，本领域的技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图4所示，本发明又一实施例提供的LVDS发送器，包括工作电源201和发送器主体部分202，所述发送器主体部分202包括第一P型金属氧化物半导体PMOS管203、第二PMOS管204、栅极加载有第二信号的第一N型金属氧化物半导体NMOS管205以及栅极加载有第一信号的第二NMOS管206，所述第一PMOS管203的漏极连接外部负载电阻的一端，所述第二PMOS管204的漏极连接所述外部负载电阻的另一端，所述第一PMOS管203的源极与第二PMOS管204的源极均接入所述工作电源201，所述LVDS发送器还包括第一选择输入模块207和第二选择输入模块208。

所述第一选择输入模块207加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第二PMOS管204的栅极，用于根据所述第一信号及第二信号向所述第二PMOS管204的栅极选择输入所述第一偏置电压或者第二偏置电压。

所述第二选择输入模块208加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第一PMOS管203的栅极，用于根据所述第一信号及第二信号向所述第一PMOS管203的栅极选择输入所述第一偏置电压或者第二偏置电压。

其中，所述第一信号与所述第二信号为一对差模信号。

在所述第一信号为低电平，所述第二信号为高电平时，所述第一NMOS管205导通，所述第二NMOS管206关断，所述第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第一偏置电压，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入所述第二偏置电压，使得所述第二PMOS管204导通，并输出工作电流，第一PMOS管203关断，所述工作电流流过外部负载并通过所述第一NMOS管205流出。

在所述第一信号为高电平，所述第二信号为低电平时，所述第一NMOS管205关断，所述第二NMOS管206导通，所述第一选择输入模块207向所述第二PMOS管204的栅极选择输入所述第二偏置电压，所述第二选择输入模块208向所述第一PMOS管203的栅极选择输入所述第一偏置电压，使得所述第一PMOS管203导通，并输出工作电流，第二PMOS管204关断，所述工作电流流过外部负载并通过所述第二NMOS管206流出。

所述工作电流流过所述第一PMOS管203或者第二PMOS管204，并流过所述外部的负载电阻，使得外部的LVDS接收器通过判断所述外部负载的电流方向，实时获取得到了所述LVDS发送器中的第一信号及第二信号的高低电平。

进一步的，如图4所示，所述第二PMOS管204的栅极与所述第二NMOS管206的栅极之间跨接有第一电容215；所述第一PMOS管203的栅极与所述第一NMOS管205的栅极之间跨接有第二电容216。此处采用第一电容215和第二电容216，产生电容耦合作用，在所述第一信号及第二信号组成的差模信号跳变时，能够达到快速抬高或拉低所述第一PMOS管203的栅极电位，及快速抬高或拉低所述第二PMOS管204的栅极电位。

进一步的，如图4所示，所述第一偏置电压由第一偏置电路217提供，所述第一偏置电路217包括负反馈环路218及电流源219，所述负反馈环路218包括第九PMOS管220、第十PMOS管221及第一运算放大器222，所述第九PMOS管220的源极接入所述工作电源201，所述第九PMOS管220的漏极与所述第十PMOS管221的源极连接，所述第九PMOS管220的栅极与所述第十PMOS管221的漏极连接，所述第九PMOS管220的栅极与所述第十PMOS管221的漏极连接的连接处为第一偏置电路217的电压输出端，所述第十PMOS管221的栅极与所述第一运算放大器222的输出端连接，所述第一运算放大器222的反相输入端接入所述第九PMOS管220的漏极与所述第十PMOS管221的源极连接线路上，所述电流源219与所述第一偏置电路217的电压输出端连接。通过此种结构，在所述第一运算放大器222的同相输入端加载一个预先设置的电压，通过负反馈环路218的作用，能够提高所述第九PMOS管220、第一PMOS管203及第二PMOS管204的电流镜像精度。

进一步的，如图4所示，所述第一偏置电路217的电压输出端与所述第六PMOS管210的漏极及所述第八PMOS管212的漏极连接，所述第一偏置电路217的电压输出端与所述第六PMOS管210的漏极及所述第八PMOS管212的漏极连接的连接线路上串有第二运算放大器223，所述第二运算放大器223的同相输入端与所述第一偏置电路217的电压输出端连接，所述第二运算放大器223的输出端与所述第六PMOS管210的漏极及所述第八PMOS管212的漏极连接。通过第二运算放大器223，对所述第一偏置电压起到隔离的作用，防止了所述第一选择输入模块207的噪声干扰所述第一偏置电路217。

进一步的，如图4所示，所述第二偏置电压由第二偏置电路224提供，所述第二偏置电路224包括电压加法器225，所述电压加法器225包括第一输入端226、第二输入端227及电压加法器输出端228，所述电压加法器输出端228为第二偏置电路224的电压输出端，所述第一输入端226加载有根据所述工作电源201预先设置的第一电压，所述第二输入端227加载有根据所述第一偏置电压预先设置的第二电压。这样对所述第二偏置电路224进行设置，使得所述第二偏置电压跟随第一偏置电压变化，且受到所述工作电源201电压大小的影响，能够减少使用第一电容215及第二电容216可能带来的码间干扰。

进一步的，如图4所示，所述第二偏置电路224的电压输出端与所述第五PMOS管209的漏极及所述第七PMOS管211的漏极连接，所述第二偏置电路224的电压输出端与所述第五PMOS管209的漏极及所述第七PMOS管211的漏极连接的连接线路上串有第三运算放大器229，所述第三运算放大器229的同相输入端连接所述第二偏置电路224的电压输出端，所述第三运算放大器229的输出端与所述第五PMOS管209的漏极及所述第七PMOS管211的漏极连接。通过第三运算放大器229，对第二偏置电压起到隔离的作用，防止了所述第二选择输入模块208的噪声干扰所述第二偏置电路224。

本发明实施例提供的LVDS发送器，由于采用第一选择输入模块根据第一信号和第二信号控制第二PMOS管接通第一偏置电压或第二偏置电压，而第二选择输入模块根据第一信号和第二信号控制第一PMOS管与所述第二PMOS管的接通相反，从而使得所述第一PMOS管或第二PMOS管输出电流，流过外部负载完成LVDS发送器功能，所述LVDS发送器在所述第一偏置电压加载到第一PMOS管或第二PMOS管上时，所述第一PMOS管或第二PMOS管能够直接产生工作电流，省去了一层PMOS管电流镜，能应用于工作电压较低的环境下，解决了现有技术中由于工作电压较低，所述第四PMOS管得到的分压较小而进入线性区域，造成所述LVDS发送器性能劣化的问题。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (6)

1.一种低压差分信号LVDS发送器，包括工作电源和发送器主体部分，所述发送器主体部分包括第一P型金属氧化物半导体PMOS管、第二PMOS管、栅极加载有第二信号的第一N型金属氧化物半导体NMOS管以及栅极加载有第一信号的第二NMOS管，所述第一PMOS管的漏极连接外部负载电阻的一端，所述第二PMOS管的漏极连接所述外部负载电阻的另一端，其特征在于，所述第一PMOS管的源极与第二PMOS管的源极均接入所述工作电源，所述LVDS发送器还包括第一选择输入模块和第二选择输入模块；

所述第一选择输入模块包括第五PMOS管及第六PMOS管，所述第五PMOS管的栅极加载有第二信号，所述第五PMOS管的源极与所述第二PMOS管的栅极连接，所述第五PMOS管的漏极加载有第二偏置电压，所述第六PMOS管的栅极加载有第一信号，所述第六PMOS管的源极与所述第二PMOS管的栅极连接，所述第六PMOS管的漏极加载有第一偏置电压；

所述第一选择输入模块加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第二PMOS管的栅极，用于根据所述第一信号及第二信号向所述第二PMOS管的栅极选择输入所述第一偏置电压或者第二偏置电压；

所述第二选择输入模块包括第七PMOS管及第八PMOS管，所述第七PMOS管的栅极加载有第一信号，所述第七PMOS管的源极与所述第一PMOS管的栅极连接，所述第七PMOS管的漏极加载有第二偏置电压，所述第八PMOS管的栅极加载有第二信号，所述第八PMOS管的源极与所述第一PMOS管的栅极连接，所述第八PMOS管的漏极加载有第一偏置电压；

所述第二选择输入模块加载有第一信号、第二信号、第一偏置电压及第二偏置电压，并连接所述第一PMOS管的栅极，用于根据所述第一信号及第二信号向所述第一PMOS管的栅极选择输入所述第一偏置电压或者第二偏置电压；

所述第一信号与所述第二信号为一对差模信号；

在所述第一信号为低电平，所述第二信号为高电平时，所述第一NMOS管导通，所述第二NMOS管关断，所述第一选择输入模块向所述第二PMOS管的栅极选择输入所述第一偏置电压，所述第二选择输入模块向所述第一PMOS管的栅极选择输入所述第二偏置电压，使得所述第二PMOS管导通，工作电流通过所述第二PMOS管流向所述外部负载电阻；

在所述第一信号为高电平，所述第二信号为低电平时，所述第一NMOS管关断，所述第二NMOS管导通，所述第一选择输入模块向所述第二PMOS管的栅极选择输入所述第二偏置电压，所述第二选择输入模块向所述第一PMOS管的栅极选择输入所述第一偏置电压，使得所述第一PMOS管导通，工作电流通过所述第一PMOS管流向所述外部负载电阻。

2.根据权利要求1所述的LVDS发送器，其特征在于，

所述第二PMOS管的栅极与所述第二NMOS管的栅极之间跨接有第一电容；

所述第一PMOS管的栅极与所述第一NMOS管的栅极之间跨接有第二电容。

3.根据权利要求1或2所述的LVDS发送器，其特征在于，所述第一偏置电压由第一偏置电路提供，所述第一偏置电路包括负反馈环路及电流源，所述负反馈环路包括第九PMOS管、第十PMOS管及第一运算放大器，所述第九PMOS管的源极接入所述工作电源，所述第九PMOS管的漏极与所述第十PMOS管的源极连接，所述第九PMOS管的栅极与所述第十PMOS管的漏极连接，所述第九PMOS管的栅极与所述第十PMOS管的漏极连接的连接处为第一偏置电路的电压输出端，所述第十PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一运算放大器的反相输入端接入所述第九PMOS管的漏极与所述第十PMOS管的源极连接线路上，所述电流源与所述第一偏置电路的电压输出端连接。

4.根据权利要求3所述的LVDS发送器，其特征在于，所述第一偏置电路的电压输出端与所述第六PMOS管的漏极及所述第八PMOS管的漏极连接，所述第一偏置电路的电压输出端与所述第六PMOS管的漏极及所述第八PMOS管的漏极连接的连接线路上串有第二运算放大器，所述第二运算放大器的同相输入端与所述第一偏置电路的电压输出端连接，所述第二运算放大器的输出端与所述第六PMOS管的漏极及所述第八PMOS管的漏极连接。

5.根据权利要求1或2所述的LVDS发送器，其特征在于，所述第二偏置电压由第二偏置电路提供，所述第二偏置电路包括电压加法器，所述电压加法器包括第一输入端、第二输入端及电压加法器输出端，所述电压加法器输出端为第二偏置电路的电压输出端，所述第一输入端加载有根据所述工作电源预先设置的第一电压，所述第二输入端加载有根据所述第一偏置电压预先设置的第二电压。

6.根据权利要求5所述的LVDS发送器，其特征在于，所述第二偏置电路的电压输出端与所述第五PMOS管的漏极及所述第七PMOS管的漏极连接，所述第二偏置电路的电压输出端与所述第五PMOS管的漏极及所述第七PMOS管的漏极连接的连接线路上串有第三运算放大器，所述第三运算放大器的同相输入端连接所述第二偏置电路的电压输出端，所述第三运算放大器的输出端与所述第五PMOS管的漏极及所述第七PMOS管的漏极连接。