CN102624357B

CN102624357B - 一种分数延迟数字滤波器的实现结构

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Publication number: CN102624357B
Application number: CN201210072562.8A
Authority: CN
Inventors: 赵承睿; 凌小峰; 宫新保; 秦冕; 沈胤龑
Original assignee: Shanghai Jiaotong University
Current assignee: Shanghai Jiaotong University
Priority date: 2012-03-19
Filing date: 2012-03-19
Publication date: 2014-10-15
Anticipated expiration: 2032-03-19
Also published as: CN102624357A

Abstract

本发明提出了一种分数延迟数字滤波器的实现结构。这种结构基于对分数延迟数字滤波器的频率响应函数中自变量z的奇数次和偶数次项的分解，将高阶的分数延迟滤波运算分解为两个低阶的分数延迟滤波运算和一个复数乘法运算，减少了以延迟参数为自变量的目标拟合曲线的变化范围，进而降低了曲线拟合阶数，减少了滤波器抽头个数，从而在不降低延迟精度的情况下，减少了分数延迟数字滤波器实现所需的硬件资源。

Description

一种分数延迟数字滤波器的实现结构

技术领域

本发明涉及数字信号处理领域，具体是一种分数延迟数字滤波器的实现结构。

背景技术

分数延迟数字滤波器是延迟为非整数样点的数字滤波器，被广泛应用于现代数字信号处理，常见于数字通信、阵列信号处理、语音编码与合成、时延估计、采样率转换等技术领域。

分数延迟数字滤波器有多种实现结构，其中应用最为广泛的是C.W.Farrow在1989年9月12日公开的专利名为“CONTINUOUSLY VARIABLE DIGITAL DELAYCIRCUIT”(连续可变数字延迟电路)，专利号为4866647的美国专利中提出的一种可以实现连续可变延迟的数字滤波器的实现结构。这种结构使用常规的曲线拟合技术，利用延迟为独立变量的多项式来近似计算滤波器每个抽头的系数。这种结构后来通常被称为Farrow结构。

Farrow结构的延迟精度主要取决于多项式拟合的阶数，在某些延迟精度要求较高的技术中，例如在被广泛应用于雷达、声纳、医疗成像等领域的数字延时波束形成技术中，延迟精度通常要在皮秒量级，这就要求Farrow结构采用较高的拟合阶数，进而增加Farrow结构中滤波器抽头个数，从而使得Farrow结构需要消耗较大资源。

经对现有技术文献检索发现，专利号为98804591.5，专利名为“分数延迟数字滤波器”的中国专利，该专利提出一种在线性处理情况下实现分数延迟操作的数字信号处理装置，通过多个专用通道进行选择性地幅度加重和相移，一个共用通道对述及的选择的幅度加重进行逆幅度加重，达到在相同处理精度下，减少所需计算负荷的目的，其不足在于：该方法为线性处理方法，无法适用于要求延迟连续可变的信号处理系统。

发明内容

本发明针对现有技术不足，提出一种分数延迟数字滤波器的实现结构。这种结构基于对分数延迟数字滤波器的频率响应函数中自变量z的奇数次和偶数次项的分解，将高阶的分数延迟滤波运算分解为两个低阶的分数延迟滤波运算和一个复数乘法运算，减少了以延迟参数为自变量的目标拟合曲线的变化范围，进而降低了曲线拟合阶数，减少了滤波器抽头个数，从而在不降低延迟精度的情况下，减少了分数延迟数字滤波器实现所需的硬件资源。

为了实现上述目的，本发明采用如下技术方案：

本发明提出了一种分数延迟数字滤波器的实现结构，具体包括：偶数次项滤波模块，奇数次项滤波模块，复数乘法模块，其中：

(1)偶数次项滤波模块和奇数次项滤波模块并行连接，两个模块的输入为分数延迟数字滤波器的输入信号；

(2)偶数次项滤波模块的输出作为复数乘法模块输入的复数信号的实部，奇数次项滤波模块的输出作为复数乘法模块输入的复数信号的虚部；

(3)复数乘法模块对输入的复数信号进行运算，将运算结果的实部输出，作为分数延迟数字滤波器的输出信号。

所述偶数次项滤波模块，使用Farrow结构，实现分数延迟数字滤波器频率响应函数中自变量z的偶数次项的滤波运算，抽头系数通过以延迟参数为自变量，以偶数次项滤波模块的冲激响应函数为目标拟合曲线，使用常规的多项式拟合方法得到；其中，所述的Farrow结构是一种可以实现连续可变延迟的数字滤波器的实现结构，该结构使用常规的曲线拟合技术，利用延迟为独立变量的多项式来近似计算滤波器每个抽头的系数。

所述奇数次项滤波模块，使用Farrow结构，实现分数延迟数字滤波器频率响应函数中自变量z的奇数次项的滤波运算，抽头系数通过以延迟参数为自变量，以奇数次项滤波模块的冲激响应函数为目标拟合曲线，使用常规的多项式拟合方法得到。

所述复数乘法模块，使用复数乘法器或者CORDIC(坐标旋转数字计算机，Coordinate Rotation Digital Computer)算法，实现复数输入信号和复数相移参数的复数乘法运算，其中复数相移参数为以延迟参数为自变量的函数。

与现有技术相比，本发明具有如下有益效果：

(1)本发明通过将高阶的分数延迟滤波运算分解为低阶的分数延迟滤波运算，减少了Farrow结构中目标拟合曲线的变化范围，使得在相同的延迟精度情况下，减少了常规多项式拟合技术所需拟合阶数，进而降低了滤波器抽头个数，从而减少了分数延迟滤波数字滤波器实现所需资源。

(2)本发明通过减少Farrow结构中目标拟合曲线的变化范围，使得在不增加滤波器实现所需资源情况下，采用与Farrow结构实现的高阶的分数延迟滤波器的相同的拟合阶数，可以一定程度上提高延迟精度，从而满足一些特定技术领域的应用。

(3)本发明通过基于Farrow结构的非线性多项式系数拟合方式，相对于线性处理的分数延迟滤波方式，可以实现连续可变延迟的功能，从而使得应用更加灵活，适用范围更加广泛。

附图说明

图1是本发明提出的分数延迟数字滤波器的结构框图；

图2是本发明提出的分数延迟数字滤波器的算法框图；

图3是本发明应用于可编程逻辑单元模块的结构框图；

图4是图3中分数延迟数字滤波器的延迟误差曲线图。

具体实施方式

下面结合附图对本发明作进一步说明：

本发明提出的分数延迟数字滤波器的实现结构，基于对分数延迟数字滤波器的频率响应函数中自变量z的奇数次和偶数次项的分解，将高阶的分数延迟滤波运算分解为两个低阶的分数延迟滤波运算和一个复数乘法运算。对于长度为N，延迟为d的原型分数延迟数字滤波器，按照本发明提出的分数延迟数字滤波器的实现结构，对其频率响应函数H(n)进行分解，得到H(n)分解后的表达式为：

H (z) = real [(Σ_{k = 0}^{K_{1}} (h_{even} (k) z^{- 2 k}) + j z^{- 1} Σ_{k = 0}^{K_{2}} (h_{odd} (k) z^{- 2 k})) e^{- jπ (\frac{N - 1}{4} + \frac{d}{2})}]

其中

h_{even} (k) = {(- 1)}^{k} \sin c (k - \frac{N - 1}{4} - \frac{d}{2}), k = 0,1, \cdot, K_{1}

h_{odd} (k) = {(- 1)}^{k} \sin c (k - \frac{N - 3}{4} - \frac{d}{2}), k = 0,1, \cdot, K_{2}

根据H(n)分解后的表达式，本发明提出的分数延迟数字滤波器的实现结构，具体包括：偶数次项滤波模块，奇数次项滤波模块，复数乘法模块，结构框图如图1所示，其中：

所述偶数次项滤波模块，使用Farrow结构，实现分数延迟数字滤波器频率响应函数中自变量z的偶数次项的滤波运算，抽头系数c^even(k)通过以延迟参数d为自变量，以冲激响应函数h_even(k)为目标拟合曲线，使用L_e阶的常规的多项式拟合方法得到，其中偶数次项滤波模块的频率响应函数H_even(z)和抽头系数拟合多项式分别为：

H_{even} (z) = Σ_{k = 0}^{K_{1}} (h_{even} (k) z^{- 2 k})

h_{even} (k) = Σ_{m = 0}^{L_{e}} c_{m}^{even} (k) {(\frac{d}{2})}^{m}, k = 0,1, \cdot, K_{1}

所述奇数次项滤波模块，使用Farrow结构，实现分数延迟数字滤波器频率响应函数中自变量z的奇数次项的滤波运算，抽头系数c^odd(k)通过以延迟参数d为自变量，以冲激响应函数h_odd(k)为目标拟合曲线，使用L_o阶的常规的多项式拟合方法得到，其中奇数次项滤波模块的频率响应函数H_odd(z)和抽头系数拟合多项式分别为：

H_{odd} (z) = z^{- 1} Σ_{k = 0}^{K_{2}} (h_{odd} (k) z^{- 2 k})

h_{odd} (k) = Σ_{m = 0}^{L_{o}} c_{m}^{odd} (k) {(\frac{d}{2})}^{m}, k = 0,1, \cdot, K_{2}

所述复数乘法模块，使用复数乘法器或者CORDIC算法，实现复数输入信号和复数相移参数的复数乘法运算，其中复数相移参数φ(d)为：

根据以上各模块的描述，本发明提出的分数延迟数字滤波器的算法框图如图2所述，其中C^even(z)和C^odd(z)分别为偶数次项滤波模块和奇数次项滤波模块Farrow结构中分路滤波器的频率响应函数，函数表达式为：

C_{m}^{even} (z) = Σ_{k = 0}^{K_{1}} c_{m}^{even} (k) z^{- 2 k}, k = 0,1, \cdot, L_{e}

C_{m}^{odd} (z) = Σ_{k = 0}^{K_{2}} c_{m}^{odd} (k) z^{- 2 k}, k = 0,1, \cdot, L_{o}

这里结合一个实例对本发明再做进一步的说明：

设计一个用于发射数字延时波束形成技术中的可编程延迟单元，其中系统输入信号频率范围为10MHz～100MHz，采样频率为250MHz，延迟精度为10ps，可变范围为-0.5Ts～31.5Ts，其中Ts为采样周期，为4ns。可编程延迟单元具体包括：延迟控制模块，双端口随机访问存储器模块，分数延迟数字滤波器模块，结构框图如图3所示，其中：

(1)延迟控制模块输入为延迟参数的控制信号，实现对延迟参数的解码，完成对双端口随机访问存储器模块整数延迟参数和分数延迟数字滤波器模块分数延迟参数的控制；

(2)双端口随机访问存储器模块输入为可编程延迟单元的输入信号，实现信号的可变整数延迟，延迟变化范围为0Ts～31Ts，输出到后级分数延迟数字滤波器模块；

(3)分数延迟数字滤波器模块实现可变分数延迟，延迟变化范围为-0.5Ts～0.5Ts，输出作为可编程延迟单元的输出信号。

按照本发明提出的分数延迟数字滤波器的实现结构，设计原型分数延迟数字滤波器长度N为33，延迟d范围为-0.5～0.5。偶数次项滤波模块滤波器长度K₁为16，系数多项式拟合阶数L_e为4；奇数次项滤波模块滤波器长度K₂为15，系数多项式拟合阶数L_o为4，多项式拟合采用拉格朗日拟合法，在输入频率范围内得到最大延迟误差为8ps，延迟误差曲线如图4所示。

分数延迟数字滤波器使用型号为Stratix II EP2S60的FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)芯片实现，其中固定乘法器采用CSD(正则有符号，Canonical Signed Digit)编码方式实现。最终硬件消耗资源为：固定乘法器76个，可变乘法器8个，CORDIC算子1个，FPGA逻辑单元5580个。经过对比，本发明提出的分数延迟数字滤波器结构与使用Farrow结构实现的原型分数延迟数字滤波器相比，节省了20％左右的资源，体现了本发明的优越性。

应当理解的是，对于本领域的普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims

1.一种分数延迟数字滤波器的实现结构，其特征在于，包括：偶数次项滤波模块，奇数次项滤波模块，复数乘法模块，其中：

(3)复数乘法模块对输入的复数信号进行运算，将运算结果的实部输出，作为分数延迟数字滤波器的输出信号；

(4)其中，所述偶数次项滤波模块，采用Farrow结构实现分数延迟数字滤波器频率响应函数中自变量z的偶数次项的滤波运算，抽头系数通过以延迟参数为自变量，以偶数次项滤波模块的冲激响应函数为目标拟合曲线，使用常规的多项式拟合方法得到；其中，所述的Farrow结构是一种可以实现连续可变延迟的数字滤波器的实现结构，该结构使用常规的曲线拟合技术，利用延迟为独立变量的多项式来近似计算滤波器每个抽头的系数；

(5)其中，所述奇数次项滤波模块，采用Farrow结构实现分数延迟数字滤波器频率响应函数中自变量z的奇数次项的滤波运算，抽头系数通过以延迟参数为自变量，以奇数次项滤波模块的冲激响应函数为目标拟合曲线，使用常规的多项式拟合方法得到；其中，所述的Farrow结构是一种可以实现连续可变延迟的数字滤波器的实现结构，该结构使用常规的曲线拟合技术，利用延迟为独立变量的多项式来近似计算滤波器每个抽头的系数；

(6)其中，所述复数乘法模块，使用复数乘法器或者坐标旋转数字计算机算法，实现复数输入信号和复数相移参数的复数乘法运算，其中复数相移参数为以延迟参数为自变量的函数。