CN102610644A

CN102610644A - 抑制辐射引起的背栅泄漏电流的soi器件及其制备方法

Info

Publication number: CN102610644A
Application number: CN2011104360816A
Authority: CN
Inventors: 黄如; 谭斐; 安霞; 黄芊芊; 杨东; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2012-07-25
Anticipated expiration: 2031-12-22
Also published as: CN102610644B

Abstract

本发明公开了一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙以及LDD区，其中在半导体体区引入两个防止泄漏通道产生的隔离保护层，该隔离保护层位于半导体体区中埋氧层的正上方，分别紧临源区和漏区。本发明中的隔离保护层的禁带宽度远远大于硅材料的禁带宽度，所以反型电子在源区和漏区间移动需要克服较大的势垒高度，背栅反型的导电通道很难形成，抑制了辐射时背栅泄漏电流的产生。本发明基于SOI器件的常规工艺，制作方法简单，不需要引入额外的光刻版，且由于隔离保护层并未延展至整个背栅沟道，减小了对前栅阈值电压的影响。

Description

抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法

技术领域

本发明涉及SOI器件，具体涉及一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。

背景技术

SOI场效应晶体管相比于传统体硅器件，具有寄生电容小，器件功耗低的优点，且SOI器件消除了闩锁效应，在高性能超大集成电路、高速存贮设备、低功耗电路、高温传感器等领域具有极其广阔的应用前景。但是SOI器件组成的电子系统应用在空间辐射环境、核辐射环境、模拟源环境和地面辐射环境时，尽管埋氧层抑制了衬底的脉冲电流的干扰，光子、电子及高能离子等带电离子还是会在SOI器件的埋氧层产生严重的电离损伤。随着半导体技术的发展，SOI的栅氧化层厚度小于10纳米，SOI器件在栅氧化层的电离损伤对SOI器件性能的影响可以忽略不计，但是SOI器件的厚埋氧层却依然对辐射的电离损伤十分敏感。在辐射环境下，带电离子在埋氧层引入陷阱电荷。SOI器件的埋氧层是二氧化硅，不同工艺生成的SOI基片埋氧层中的陷阱对空穴的俘获效率(trapping efficient)相比于对电子的俘获效率大二到三个数量级，所以埋氧层中电子的俘获可以忽略。辐射电离损伤产生的空穴陷入在埋氧层中会使背栅下的沟道发生反型，如果该反型通道连接SOI器件的源区和漏区则会在SOI器件正常工作时引入泄漏通道。电离损伤效应在SOI器件埋氧层中产生泄漏通道会造成SOI器件截止态泄漏电流及器件功耗的增加，并会引起一系列的可靠性问题。如何提高SOI器件的抗辐射特性，以改善整个CMOS集成电路的抗辐照特性，成为现阶段亟待解决的一个总剂量辐照可靠性问题。

因此改善SOI器件结构以抑制背栅泄漏通道的形成，对研究SOI抗辐射加固电路有着十分重要的意义。

发明内容

为了抑制SOI器件间由辐射生成的泄漏电流对SOI集成电路造成的可靠性和功耗等问题，在SOI原有的器件结构上，本发明提出新的改善其辐射响应的SOI器件。

本发明的一个目的是提出一种抑制辐射引起的背栅泄漏电流的SOI器件。

本发明的SOI器件包括半导体衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙以及LDD区，其中在半导体体区引入两个防止泄漏通道产生的隔离保护层，该隔离保护层位于半导体体区中埋氧层的正上方，分别紧临源区和漏区。

将SOI器件的半导体体区引入两个附加的隔离保护层，该隔离保护层的高度为几十纳米，略大于SOI器件的半导体体区全反型时的耗尽区宽度；隔离保护层的宽度与LDD区的宽度相同。为保证该隔离保护层在辐射条件下陷入的正电荷足够少甚至陷入负电荷，该隔离保护层的禁带宽度应远远大于硅的禁带宽度(1.12eV)。

本发明的另一个目的是提供一种制备上述抑制辐射引起的背栅泄漏电流的SOI器件的方法。

本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法具体包括以下步骤：

1)准备SOI基片，包括半导体衬底、埋氧层和上层区；

2)利用第一光刻版，采用光刻技术，留出半导体体区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层；

3)淀积一层隔离保护层材料，化学机械平坦化CMP平坦化；

4)利用第二光刻版，采用光刻技术，刻蚀并控制刻蚀时间和深度，刻蚀至埋氧层停止，形成隔离保护层；

5)向上外延一层外延体，外延体的半导体材料与上层区的半导体材料相同，化学机械平坦化CMP平坦化；

6)淀积一层如二氧化硅或者高K材料的薄栅介质和如多晶硅或者金属的栅电极的材料后，利用第二光刻版，进行光刻对准后，进行光刻，形成器件的栅区；

7)进行LDD区注入，形成器件的LDD区；

8)淀积一层二氧化硅或者氮化硅的栅侧墙的材料后，利用第一光刻版，进行光刻对准后，进行光刻，形成器件的栅侧墙；

9)进行器件的源区和漏区注入，热退火激活杂质后形成器件的漏区和漏区，同时形成半导体体区。

在SOI基片利用两次光刻技术，形成隔离保护层；外延一层半导体材料的外延体后形成器件。由于隔离保护层的形成仅仅是利用栅区和栅侧墙的光刻版，并未引入新的光刻版，工艺简单，制版容易，且形成的隔离保护层的宽度与LDD区的宽度相同，避免隔离保护层横跨整个背栅沟道，使背栅平带电压出现很大的改变，进而有可能会调制前栅的阈值电压。本发明的优越性：

当在SOI器件引入隔离保护层时，隔离保护层在辐射条件下陷入的正电荷很少甚至陷入负电荷。辐射时，背栅处只有在集中在两个隔离保护层的边缘之间的范围内才能生成反型的沟道。当SOI器件正常工作时，源区和漏区通常加以偏置，使背栅处的反型电荷发生移动。在本发明中，由于隔离保护层的禁带宽度远远大于硅材料的禁带宽度，反型电子在源区和漏区间移动需要克服较大的势垒高度，背栅反型的导电通道很难形成，抑制了辐射时背栅泄漏电流的产生。本发明基于SOI器件的常规工艺，制作方法简单，不需要引入额外的光刻版，且由于隔离保护层并未延展至整个背栅沟道，减小了对前栅阈值电压的影响。

附图说明

图1为本发明提出的抑制辐射引起的背栅泄漏电流的SOI器件的剖面图；

图2为SOI器件的在辐射下埋氧层的电离损伤的示意图；

图3(a)为图2中沿A-A线的截面的能带图，(b)为图2中沿B-B线的截面的能带图；

图4(a)至(f)为本发明的SOI器件的制备方法的实施例的剖面图。

具体实施方式

下面结合说明书附图详描述本发明的实施方式。

图1为本发明提出的SOI器件的剖面图，如图所示，本发明的CMOS器件包括半导体衬底1、埋氧层2、半导体体区3、隔离保护层4、栅区5、源区和漏区7、栅侧墙8以及LDD区9。

如图2所示，SOI器件的在辐射下，在埋氧层/有源硅区界面处陷入有正电荷d，在背栅反型处聚集负电荷c，分布范围为e，e集中在两个隔离保护层的边缘之间。可见SOI器件的在辐射下埋氧层存在电离损伤。图中A-A线和B-B线为选取的两个截面，截面A-A为耗尽层的边缘，截面B-B靠近埋氧层。

图3(a)为图2中沿A-A线的截面的能带图。此时辐射已引起背栅沟道反型，源区和漏区未加偏置，且能带达到平衡。图3(b)为图2中沿B-B线的截面的能带图。此时辐射已引起背栅沟道反型，源区和漏区未加偏置。其中11～15分别表示源区、隔离保护层、体区、隔离保护层和漏区的能带。

电子如果要从源区注入漏区，均需要克服较高的势垒，势垒高度为h，所以背栅沟道的泄漏通道难以形成。

下面以NMOS为例来说明本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1)准备SOI基片，包括半导体衬底1、材料采用二氧化硅的埋氧层2和材料采用硅的上层03，如图4(a)所示；

2)利用第一光刻版，采用光刻技术，留出半导体体区的图形，刻蚀上层区03，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层2，如图4(b)所示；

3)淀积一层隔离保护层材料04，CMP平坦化，如图4(c)所示；

4)利用第二光刻版，采用光刻技术，刻蚀并控制刻蚀时间和深度，刻蚀至埋氧层2停止，形成隔离保护层4，如图4(d)所示；

5)向上外延一层硅外延体6，CMP平坦化，如图4(e)所示；

6)淀积一层二氧化硅的薄栅介质和多晶硅的栅电极的材料后，利用第二光刻版，进行光刻对准后，进行光刻，形成器件的栅区5；

7)利用砷或者磷等进行LDD区注入，形成器件的LDD区9；

8)淀积一层二氧化硅的栅侧墙的材料后，利用第一光刻版，进行光刻对准后，进行光刻，形成器件的栅侧墙8；

9)利用砷或者磷进行器件源区和漏区注入，热退火激活杂质后形成器件的漏区和漏区7，同时形成半导体体区3，如图4(f)所示。

最后需要注意的是，公布实施方式的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims

1.一种抑制辐射引起的背栅泄漏电流的SOI器件，所述SOI器件包括半导体衬底(1)、埋氧层(2)、半导体体区(3)、栅区(5)、源区和漏区(7)、栅侧墙(8)以及LDD区(9)，其特征在于，在所述半导体体区(3)引入两个防止泄漏通道的隔离保护层(4)，所述隔离保护层(4)位于半导体体区(3)中埋氧层(2)的正上方，分别紧临源区和漏区(7)。

2.如权利要求1所述的SOI器件，其特征在于，所述隔离保护层的高度为几十纳米，略大于SOI器件的半导体体区全反型时的耗尽区宽度。

3.如权利要求1所述的SOI器件，其特征在于，所述隔离保护层(4)的宽度与LDD区(9)的宽度相同。

4.如权利要求1所述的SOI器件，其特征在于，所述隔离保护层的禁带宽度远远大于硅的禁带宽度。

5.抑制辐射引起的背栅泄漏电流的SOI器件的制备方法具体包括以下步骤：

1)准备SOI基片，包括半导体衬底、埋氧层和上层区；

3)淀积一层隔离保护层材料，化学机械平坦化CMP平坦化；

5)向上外延一层外延体，化学机械平坦化CMP平坦化；

6)淀积一层薄栅介质和栅电极的材料后，利用第二光刻版，进行光刻对准后，进行光刻，形成器件的栅区；

7)进行LDD区注入，形成器件的LDD区；

8)淀积一层栅侧墙的材料后，利用第一光刻版，进行光刻对准后，进行光刻，形成器件的栅侧墙；

6.如权利要求5所述的制备方法，其特征在于，在步骤5)中所述外延体的半导体材料与上层区的半导体材料相同。

7.如权利要求5所述的制备方法，其特征在于，在步骤6)中所述薄栅介质的材料为二氧化硅或者高K材料。

8.如权利要求5所述的制备方法，其特征在于，在步骤6)中所述栅电极的材料为多晶硅或者金属。

9.如权利要求5所述的制备方法，其特征在于，在步骤8)中所述栅侧墙的材料为二氧化硅或者氮化硅。