CN102598264A - 用于电子电路的保护元件 - Google Patents
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Abstract
本发明涉及一种具有集成的半导体装置的保护元件和一种用于这样的保护元件的制造方法，所述保护元件具有至少一个肖特基二极管(S)和至少一个Z二极管或齐纳二极管(Z)，它们位于电源与电子器件之间，其中，所述肖特基二极管(S)的正极与所述电源连接并且所述肖特基二极管(S)的负极与所述电子器件和所述齐纳二极管的负极连接，所述齐纳二极管的正极接地。所述肖特基二极管(S)是沟槽MOS势垒结二极管或沟槽MOS势垒肖特基二极管(TMBS)或沟槽结势垒肖特基二极管(TJBS)并且包括一个集成的半导体装置，其具有至少一个沟槽MOS势垒肖特基二极管和p掺杂的衬底，所述衬底充当Z二极管或齐纳二极管(Z)的正极。
Description
技术领域
本发明涉及一种用于电子电路的保护元件。
背景技术
很多电子电路和组件由电池或者蓄电池供给能量。在一些应用中，电池或蓄电池可能以错误的极性与电子电路连接。在这种情形中，电池的正极不经意地施加在电路的负连接端子上而负极施加在正连接端子上。所述过程称作反极性。例如，在维护或维修工作中，可能不经意地错误连接机动车的蓄电池。由此，大电流可能流过所连接的电子电路并且损坏所述电子电路。作为补救措施，可以使用接入在蓄电池与电子电路之间的pn二极管。在电池正确连接时，电流通过二极管流到所连接的电子器件中。在反极性时，二极管防止电流流动。
通常，附加地保护电子电路和组件免受例如可能在机动车运行时出现的过压。可能在机动车中出现正的和负的干扰电压或过压。例如在机动车发电机的突然负载变化或负载关断的情况下在直至约400ms的时间段内产生直至约90V的正电压。因此，为了保护电子器件，往往使用附加的Z二极管进行电压限制。在图1中示出了常用的保护装置，其也可以集成在一个半导体中。这样的保护元件包含反极性保护二极管D和用于过压保护的Z二极管Z。其连接在电源(即电池B或蓄电池)与电子器件E之间。在此连接端子A1与电池B或电源连接而连接端子A2与电子器件E连接。A3接地。缺点是，根据电流强度，在反极性二极管D上下降约0.8V-1V的电压降。除了在此出现的损耗功率以外，由电池提供的电压也降低所述数值。
发明内容
本发明的优点
具有两个独立权利要求的特征的根据本发明的装置以及根据本发明的方法具有以下优点：不再出现以上提到的缺点。为了避免或减小出现的损耗功率或电压，在此使用一种装置，在所述装置中二极管D由肖特基二极管S替代。由于肖特基二极管的正向电压更小，保护元件上的电压降更小。然而，在肖特基二极管中出现相对较高的漏电流或截止电流，所述漏电流或截止电流限制在温度较高时的使用。因为肖特基二极管的正向电压通常小于pn二极管的正向电压，所以其截止电流也较大。此外，简单的肖特基二极管的截止电流随着截止电压的增大而增大。
因此，能够实现本发明的一个特别有利的构型，其方式是，使用能够在很大程度上抑制截止电流的取决于电压的份额的肖特基二极管。其示例是槽沟MOS势垒结二极管(Trench-MOS-Barrier-Junction Diode)或槽沟MOS势垒肖特基二极管(TMBS)(Trench-MOS-Barrier-Schottky Diode)或槽沟结势垒肖特基二极管(TJBS)(Trench-Junction-Barrier-Schottky Diode)。由DE 694 28 996T2原则上公开了这些二极管中的一些二极管。在本发明的特别有利的构型中提出，在根据本发明的保护装置中，肖特基二极管S由具有与截止电压无关的截止电流的肖特基二极管替代。在此，尤其是使用TMBS或TJBS二极管作为肖特基二极管。这些肖特基二极管尤其也可以与过压保护Z二极管一起集成到一个半导体中。这样的保护元件可以通过有利的方式在更高的使用温度下作为根据权利要求1的包含常见的肖特基二极管的装置运行。如果无需提高温度，则也可以替代地通过有利的方式将这样的装置的正向电压选择得更小。
附图说明
图1示出具有pn二极管D和Z二极管或者齐纳二极管Z的传统保护元件的电路图。
图2示出根据本发明的具有肖特基二极管S和Z二极管或者齐纳二极管Z的保护元件的电路图。
在图3中以横截面图示出了根据本发明的具有集成的TMBS结构的保护元件的第一布置，其中，附图不是按比例绘制的。
在图4和在图5中以横截面图示出了根据本发明的具有集成的TMBS结构的保护元件的第二布置和第三布置，其中，这些附图同样不是按比例绘制的。
具体实施方式
图2示出根据本发明的具有肖特基二极管S(取代pn二极管)和Z二极管或者齐纳二极管Z的保护元件或保护装置的电路图。在也可以集成在一个半导体中的所述保护装置中，肖特基二极管S用作反极性保护二极管而Z二极管Z用于过压保护。保护装置在此连接在电源(即电池或蓄电池)与电子器件之间。在此，连接端子A1与电源连接而连接端子A2与电子器件连接。A3接地。
也可以使用能够在很大程度上抑制截止电流的取决于电压的份额的一个或多个肖特基二极管。其示例是TMBS二极管(沟槽MOS势垒结二极管)或TJBS(沟槽结势垒肖特基二极管)。
此外，在根据本发明的保护装置中，肖特基二极管S可以由具有与截止电压无关的截止电流的肖特基二极管替代。在此，尤其是使用TMBS或TJBS二极管作为肖特基二极管。这些肖特基二极管尤其还可以与过压保护Z二极管一起集成在一个半导体中。与包含常用的肖特基二极管的装置相比，这样的保护元件可以在较高的使用温度下运行。如果无需提高温度，则也可以替代地通过有利的方式将这样的装置的正向电压选择得更小。
在图3中示意性地以横截面图示出了本发明的集成装置的第一实施例。n掺杂的硅层2位于p掺杂的硅衬底1上，在所述硅层2中引入至少两个以薄的氧化物4和掺杂的多晶硅5填充的沟槽3。此外，在至少一个位置上具有高n掺杂的区域6。区域2和5设有金属化层8，区域6设有金属化层9并且区域1设有金属化层7。
金属化层8与n掺杂的层2在沟槽3之间的区域中形成真正的肖特基接触并且附加地与掺杂的多晶硅层5形成欧姆接触。金属化层8充当连接端子A1。通过适当地选择金属化层8的金属，可以确定肖特基二极管S的正向电压。通常，金属化层8由多个层组成；因此在真正的肖特基金属上例如具有由铝构成的层。但往往不使用简单的金属层而使用硅化物层(即金属与硅的化合物，例如TiSi2)作为金属化层8的“肖特基金属”。层9和7与高n或p掺杂的层6和1形成欧姆接触并且充当连接端子A2和A3。它们也可以由根据现有技术的多层金属系统组成。
按照保护元件的所期望的截止特性来选择几何形状和掺杂浓度。例如对于20V的应用，n掺杂的层2的厚度约为3μm，高n掺杂的层6的深度为2μm，沟槽3的深度为1-2μm，并且沟槽之间的宽度和距离例如为0.5μm。层1、2和6的掺杂浓度可以例如具有1·1019，3·1016和1·1020cm-3。沟槽的宽度也可以选择得更大，而不影响有利的截止电流性能。
在实施例中没有示出按照半导体技术现状的附加的边缘结构和钝化结构。同样出于清楚的原因没有示出通常在芯片表面上存在的氧化物层或者其他的介电层。
在图4中示出了另一个实施例。在此情形中，n掺杂的区域2的下部具有高n掺杂的埋层(Burried Layer)22，所述埋层例如具有5μm的厚度和约1*1019cm-3的掺杂浓度。在埋层22的下方具有约2μm厚的n掺杂的层23，其具有与层2相同的掺杂浓度。由于其高导电性，埋层22减小了在从肖特基接触8-2至高n掺杂区域6的电流流动时出现的体电阻。因为Z二极管的击穿电压由p层1和邻接的n掺杂的层的掺杂浓度确定，所以在高n掺杂的层22与层1之间必须存在低n掺杂的层23。当然，高n掺杂的埋层22的厚度也可以具有更大的值。由此，可以通过有利的方式进一步减小体电阻。
在根据本发明的新的制造过程中，甚至可以将埋层的厚度增大到远大于200μm。由此，可以更进一步超过常规程度地减小体电阻。与将n掺杂的层2作为外延层沉积在p掺杂的衬底1上的常用制造方法不同，根据本发明的新的制造方法的制造过程开始于例如200μm厚的高n掺杂的衬底晶片，其充当埋层22。随后，在衬底22的两侧上施加n掺杂的外延层2或者23。在n掺杂的外延层23上沉积另一外延层，其具有高p掺杂并且充当p掺杂的层1。随后通过常用方式引入沟槽3和其他的层或结构。
替代地，可以不用另一p掺杂的外延层来制造产p掺杂的层1。取而代之地，也可以借助于离子注入或借助其他常用方法来引入p掺杂1。
在图5中示出了与根据4的示例不同的包含TJBS二极管(取代TMBS二极管)的实施例。除沟槽3的区域以外，附图标记和结构对应一致。取代薄的氧化层4，在沟槽中具有p掺杂的硅层51。在p掺杂的硅层51的位置上还可以使用高p掺杂的多晶硅层。可考虑其他实施方式，如沟槽的上侧上的p掺杂的区域和沟槽中的金属8或者多晶硅。当然，也可以省去埋层22。
根据图3-5的集成保护元件可以全部或部分地设有导电的金属化并且焊接在金属体——例如铜上。由于较大的热容量，短时间干扰脉冲时的热量可以转移到这些金属体中并且防止半导体中不容许的高温度上升。尤其可以将金属层7和8焊接到金属体上或者以其他方式连接到金属体上。
Claims (10)
1.具有至少一个肖特基二极管(S)和至少一个Z二极管或齐纳二极管(Z)的保护元件，所述至少一个肖特基二极管和所述至少一个Z二极管或齐纳二极管位于电源与电子器件之间，其中，所述肖特基二极管(S)的正极与所述电源连接并且所述肖特基二极管(S)的负极与所述电子器件和所述齐纳二极管的负极连接，所述齐纳二极管的正极接地，其特征在于，所述肖特基二极管(S)是沟槽MOS势垒结二极管或沟槽MOS势垒肖特基二极管(TMBS)或沟槽结势垒肖特基二极管(TJBS)。
2.根据权利要求1所述的保护元件，其特征在于，所述保护元件包括一个集成的半导体装置，所述半导体装置具有至少一个沟槽MOS势垒肖特基二极管和p掺杂的衬底，所述p掺杂的衬底充当所述Z二极管或齐纳二极管(Z)的正极。
3.根据权利要求2所述的保护元件，其特征在于，所述保护元件具有埋层(22)。
4.根据权利要求1所述的保护元件，其特征在于，所述保护元件具有沟槽结势垒肖特基二极管和p掺杂的衬底，所述p掺杂的衬底充当所述Z二极管或齐纳二极管的正极。
5.根据以上权利要求中任一项所述的保护元件，其特征在于，所有掺杂具有相反的导电类型。
6.根据权利要求2至5中任一项所述的保护元件，其特征在于，存在沟槽(3)，所述沟槽(3)具有矩形形状、U形形状或其他形状。
7.根据以上权利要求中的一项或多项所述的保护元件，其特征在于，所述沟槽(3)以条带布置或者作为岛来设置，其中，所述岛尤其被设计成圆形或六角形或其他形状。
8.根据以上权利要求2-7中任一项所述的保护元件，其特征在于，存在金属层，并且一些或所有金属层被实施成可焊接的，尤其是所述集成的保护元件焊接在金属体上或者金属体之间。
9.用于制造保护元件、尤其是根据以上权利要求2至8中任一项所述的保护元件的方法，其特征在于，在高n掺杂的、厚的衬底晶片上在两侧上施加n掺杂的外延层(2)或(23)，其中，所述衬底晶片充当埋层(22)，在所述n掺杂的外延层(23)上沉积另一p掺杂的外延层(1)，随后引入沟槽(3)和其他的层或者结构。
10.用于制造保护元件、尤其是根据以上权利要求2至8中任一项所述的保护元件的方法，其特征在于，在高n掺杂的、厚的衬底晶片上在两侧上施加n掺杂的外延层(2)或(23)，其中，所述衬底晶片充当埋层(22)，在所述方法中，借助于离子注入或者否则借助其他常用方法将p掺杂的层(1)引入到所述n掺杂的层(23)中，以及引入沟槽(3)和其他的层或者结构。
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