CN102569246A - 元件载体以及受光模块 - Google Patents

元件载体以及受光模块 Download PDF

Info

Publication number
CN102569246A
CN102569246A CN2011104187846A CN201110418784A CN102569246A CN 102569246 A CN102569246 A CN 102569246A CN 2011104187846 A CN2011104187846 A CN 2011104187846A CN 201110418784 A CN201110418784 A CN 201110418784A CN 102569246 A CN102569246 A CN 102569246A
Authority
CN
China
Prior art keywords
dielectric layer
installed surface
component carrier
interarea
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104187846A
Other languages
English (en)
Inventor
堀口裕一郎
杉原浩平
岛仓泰久
宫原利治
加治屋哲
西川智志
柳生荣治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN102569246A publication Critical patent/CN102569246A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4274—Electrical aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Light Receiving Elements (AREA)

Abstract

本发明提供一种元件载体以及受光模块。元件载体(100)具有配置输出高频信号的至少1个元件的安装面(MS)。第1电介体层(11)具有部分地形成安装面的第1侧面(S1)和与第1侧面相连且在与安装面交叉的交叉方向(DR)上延伸的第1主面(P1)。第1布线图案(21)设置在第1主面上，从第1侧面(S1)延伸。第2电介体层(12)具有部分地形成安装面的第2侧面(S2)和与第2侧面相连且在交叉方向上延伸的第2主面(P2)，设置在设置有第1布线图案的第1电介体层的第1主面的一部分上。第2布线图案(22)设置在第2电介体层的第2主面上，从第2侧面延伸。

Description

元件载体以及受光模块
技术领域
本发明涉及元件载体以及使用了该元件载体的受光模块。
背景技术
受光模块具有受光元件以及放大元件。受光元件是将来自外部的光强度信号变换为微弱的电信号的元件。放大元件是将该微弱的电信号进行放大并作为具有充分的强度的高频信号而输出的元件。近年来，要求将多个受光电路收纳于1个封装中的多通道型的受光模块。特别是在相位调制方式、即对从干涉仪输出的多个光强度信号进行平衡接收的方式中，通过使用多通道型的受光模块，可以减小受光模块所占的空间。
日本专利第4001744号说明书公开了作为受光模块的光接收装置。该光接收装置具有载体、受光元件、前置放大器、第1以及第2高频端子、第1以及第2垂直差动线路、第1以及第2垂直供电通路、和第1以及第2差动线路。载体具有芯片安装面。受光元件安装于芯片安装面。前置放大器与受光元件连接，安装于芯片安装面。第1高频端子与前置放大器连接，安装于芯片安装面。第2高频端子与前置放大器连接，在第1高频端子的下方安装于芯片安装面。第1垂直差动线路的一端与第1高频端子连接，并且在载体内部在水平方向上延伸。第2垂直差动线路的一端与第1高频端子连接，并且在载体内部在水平方向上延伸。第1垂直供电通路的一端与第1垂直差动线路的另一端连接，在载体内部向下方延伸，并且第1垂直供电通路的另一端到达至在第1垂直差动线路与第2垂直差动线路之间设想的一个面。第2垂直供电通路的一端与第2垂直差动线路的另一端连接，在载体内部向上方延伸，并且第2垂直供电通路的另一端到达至上述一个面。第1差动线路的一端与第1垂直供电通路的另一端连接，在上述一个面在水平方向上延伸，并且第1差动线路的另一端在芯片安装面的背面露出。第2差动线路的一端与第2垂直供电通路的另一端连接，在上述一个面在水平方向上延伸，并且第2差动线路的另一端在芯片安装面的背面露出。用于驱动受光元件以及前置放大器的偏置电源电压通过上述一个面上的电源线路而被供给到受光元件以及前置放大器。
在上述日本专利第4001744号说明书的技术中，需要将第1以及第2差动线路(高频传送路径)与其以外的电源线路等其他布线一起配置到一个面上。因此，可以配置高频传送路径的区域变窄。
发明内容
本发明是鉴于上述课题而完成的，其目的在于提供一种能够将可以配置高频传送路径的区域确保为较宽的元件载体、以及使用了该元件载体的受光模块。
本发明的元件载体具有配置有输出高频信号的至少1个元件的安装面，该元件载体具有第1以及第2电介体层、和第1以及第2布线图案。第1电介体层具有部分地形成安装面的第1侧面、和与第1侧面相连并且在与安装面交叉的交叉方向上延伸的第1主面。第1布线图案设置在第1主面上，从第1侧面延伸。第2电介体层具有部分地形成安装面的第2侧面、和与第2侧面相连并且在上述交叉方向上延伸的第2主面，设置在设置有第1布线图案的第1电介体层的第1主面的一部分上。第2布线图案设置在第2电介体层的第2主面上，从第2侧面延伸。第1以及第2布线图案中的某一个是从元件输出的高频信号的传送路径。
根据本发明，第1以及第2布线图案分别配置于相互不同的第1以及第2主面。因此，相比于第1以及第2布线图案双方配置于同一个面的情况，可以将配置第1以及第2布线图案的各个布线图案的区域确保为更宽。因此，可以将配置作为第1以及第2布线中的某一个的高频传送路径的区域确保得较宽。
本发明的上述以及其他目的、特征、情况以及优点根据与附图关联而理解的与本发明相关的接下来的详细说明而会更加明确。
附图说明
图1是概要地示出本发明的一个实施方式中的受光模块的立体图。
图2是示出图1的受光模块的内部构造的概要图。
图3是以图2的箭头III的视点来观察受光模块的元件载体的部分的概要图。
图4是以图3的箭头IV的视点示出设置于元件载体的高频信号的传送路径和安装于元件载体的受光元件以及放大元件的概要图。
图5是概要地示出本发明的一个实施方式中的元件载体的立体图。
图6是以图5的箭头VI的视点示出元件载体具有的电介体层叠构造的概要图。
图7是以与图6的视点同样的视点示出电介体层叠构造中的直至第1电介体层的构造和在其上配置的第1布线图案的概要图。
图8是概要地示出本发明的一个实施方式中的受光模块的制造方法中的引线接合(wire bonding)工序的截面图。
图9A是示意性地示出第1比较例中的从配置于安装面的放大元件起的热传导路径的截面图。
图9B是示意性地示出第2比较例中的从配置于安装面的放大元件起的热传导路径的截面图。
图9C是示意性地示出本发明的一个实施方式中的从配置于安装面的放大元件起的热传导路径的截面图。
具体实施方式
以下，根据附图来说明本发明的实施方式。
参照图1，本实施方式的受光模块300具有端子板61以及62、输出端子71、布线端子72、受光部63、框体81、以及盖82。盖82覆盖框体81的上表面。受光部63以及端子板61分别在框体81的长度方向上的一端以及另一端，贯通了框体81的侧壁。端子板62从框体81的侧面突出。端子板61以及62的高度低于框体81的上端的高度，且高于下端的高度。输出端子71以及布线端子72分别形成在端子板61以及62上。
受光部63将来自外部的光信号FB聚光到受光元件51。光信号FB例如是从安装于受光部63的光纤的端部射出的、多个通道的信号光。
输出端子71用于将与该光信号对应的电气性的高频信号输出到受光模块300的外部。布线端子72例如用于向受光模块300供给电源。
参照图2，受光模块300还在框体81内具有主体单元200。输出端子71以及布线端子72各自与主体单元200通过接合引线90而电连接。
参照图3以及图4，主体单元200具有元件载体100、元件群50、以及接合引线90。元件载体100具有安装面MS。
元件群50安装在安装面MS上。元件群50的各自与元件载体100通过接合引线90而电连接。元件群50具有受光元件51、和放大元件52a以及52b(总称为52)，输出高频信号。受光元件51是多通道型的元件，在本实施方式中是双通道型的受光元件。放大元件52a以及52b分别通过将受光元件51的各通道的信号进行放大而输出高频信号。放大元件52a以及52b在安装面MS上配置成相对于沿着介电构造体(dielectric structure)(详细内容后述)的层叠方向DS(图3)且通过受光元件51的假想的直线L3(第3直线)，成为线对称。
参照图5以及图6，元件载体100具有电介体层叠构造10、高频传送路径(第1布线图案)21a、21b、布线图案22(第2布线图案)、布线图案23、上部屏蔽层24(第1导电层)、下部屏蔽层25(第2导电层)、安装部40、安装面布线31a以及31b、和电极焊盘32以及33。电介体层叠构造10具有电介体层11～18。电介体层叠构造10的宽度WD(图6)例如是5mm左右。
电介体层11(第1电介体层)具有部分地形成安装面MS的侧面S1(第1侧面)、和与侧面S1相连且在与安装面MS交叉的交叉方向DR上延伸的主面P1(第1主面)。电介体层叠构造10中的电介体层11以及位于电介体层11上部的电介体层14、12、13、16、17以及18按照这个顺序具有阶梯状的构造。
高频传送路径21a以及21b设置在主面P1上，从电介体层11的侧面S1延伸。高频传送路径21a以及21b分别是高频信号的传送路径，是由在俯视时相互并行行进的1对布线图案构成的差动线路。因此，可以通过高频传送路径21a以及21b(总称为21)来传送2个通道的高频信号。
电介体层12(第2电介体层)具有部分地形成安装面MS的侧面S2(第2侧面)、和与侧面S2相连且在交叉方向DR上延伸的主面P2(第2主面)，设置在设置有高频传送路径21的电介体层11的主面P1的一部分上。电介体层12在与侧面S2相反的一侧，具有以角度A2收敛的端部E2(第2端部)。因此，端部E2的主面P2具有随着远离安装面MS而变小的宽度。
布线图案22设置在电介体层12的主面P2上，从侧面S2延伸。布线图案22优选为不是高频信号的传送路径，而是例如用于向元件群50供给电源的图案。
电介体层13(第3电介体层)具有部分地形成安装面MS的侧面S3(第3侧面)、和与侧面S3相连且在交叉方向DR上延伸的主面P3(第3主面)，设置在设置有布线图案22的电介体层12的主面P2的一部分上。电介体层13在与侧面S3相反的一侧，具有以角度A3收敛的端部E3(第1端部)。因此，电介体层13在与侧面S3相反的一侧具有端部E3(第1端部)，端部E3的主面P3具有随着远离安装面MS而变小的宽度。角度A3比角度A2大，因此端部E3的主面P3随着远离安装面MS，相比于端部E2的主面P2的宽度，更快地变小。由此，关于主面P2，在从电介体层叠构造10的层叠方向观察时(在图中从上观察时)具有在宽度方向上比端部E3还位于外侧的部分，在该部分中如图5所示那样配置有布线图案22的电极焊盘。
电介体层14设置在高频传送路径21与电介体层12之间。电介体层14具有部分地形成安装面MS的侧面S4。
电介体层15是成为电介体层叠构造10的基础的部分，具有部分地形成安装面MS的侧面S5。电介体层16～18依次设置在电介体层13上。电介体层16～18分别具有部分地形成安装面MS的侧面S6～S8。
上部屏蔽层24设置在电介体层12与电介体层14之间，并且隔着电介体层14而覆盖了高频传送路径21。在实际使用元件载体100时，上部屏蔽层24成为接地电位。下部屏蔽层25隔着电介体层11而覆盖了第1布线图案。在实际使用元件载体100时，下部屏蔽层25成为接地电位。
上部屏蔽层24以及下部屏蔽层25分别优选通过与高频传送路径21取得阻抗匹配，从而与高频传送路径21一起构成带状线(stripline)。由此，可以减小高频传送路径21的损失。
安装部40由导体形成，设置在安装面MS上。安装部40为了安装元件群50而具有安装区域41、42a、以及42b。安装区域41是安装受光元件51(图3)的区域，安装区域42a以及42b分别是安装放大元件52a以及52b(图3)的区域。安装部40配置成相对于安装面MS上的沿着电介体层叠构造10的层叠方向的假想的直线L2(第2直线)成为线对称。由此，在安装面MS上，可以使来自放大元件52a的高频信号的传送路径、与来自放大元件52b的高频信号的传送路径的高频特性一致。特别是这两者的长度相同，所以可以抑制两者之间的歪斜(skew)的偏移。
电极焊盘32以及33分别是例如用于对放大元件52a以及52b(图3)分别经由接合引线90供给电源的电极。
安装面布线31a以及31b分别与高频传送路径21a以及21b连接。安装面布线31a以及31b具有在电介体层叠构造10的层叠方向上延伸的部分。由此，可以将安装面布线31a以及31b分别设置在适合通过接合引线90而与放大元件52a以及52b(图3)连接的位置处。
另外，假设通过电介体层叠构造10中的通孔而使该位置最佳化时，通孔部分中的阻抗匹配通常是困难的，形成模型的不连续点，所以高频信号的传送中的损失增大。在高频信号的频率是10GHz以上的情况下，该损失的增大特别严重。相对于此，在如本实施方式那样通过设置在安装面上的安装面布线31a以及31b而使该位置最佳化的情况下，可以容易地进行阻抗匹配。为了进行该阻抗匹配，例如也可以使安装面布线31a以及31b成为共面线(coplanar line)。
参照图7，高频传送路径21配置成相对于沿着交叉方向DR的假想的直线L1(第1直线)成为线对称。由此，高频传送路径21a和21b成为线对称，所以可以使两者的高频特性一致。特别是这两者的长度相同，所以可以抑制两者之间的歪斜的偏移。
参照图8，说明安装于框体81的布线端子72、和主体单元200的引线接合工序。为了设置接合引线90，将毛细管800插入到布线端子72上。即，将毛细管800插入成与电介体层13的端部E3(图6)在宽度方向上相邻、并且与电介体层12的端部E2(图6)在宽度方向上相邻。端部E3的宽度小于安装面MS的宽度WD(图6)，所以电介体层13与毛细管800之间的空间被充分确保。另外，端部E2的宽度小于安装面MS的宽度WD(图6)，所以电介体层12与毛细管800之间的空间被充分确保。该空间的尺寸例如是1～2mm程度。
接下来，说明放大元件52产生的热的热传导路径、与电介体层叠构造的形状的关系。
参照图9A，第1比较例中的电介体层叠构造10X与本实施方式的电介体层叠构造10不同，具有长度LA的长方体形状。在该情况下，从放大元件52产生的热通过电介体层叠构造10X的底部而向框体81传导的热传导路径的截面面积如箭头RA所示那样被确保得较宽。
但是，在本比较例中，在主面P1上必须配置高频传送路径21以及布线图案22这两方，因此无法将配置高频传送路径21的区域确保得较宽。另外，主面P1的位置被限制于电介体层叠构造10X的上表面的位置。如果将框体81的大小保留为最低限度，则输出端子71(图1以及图2)配置于框体81的上端。在受光模块300的安装方面，这样的输出端子71的配置一般是不理想的。如果使用在高度方向上较长地延伸的接合引线，则可以解决该问题本身，但在这样的引线接合中，需要向电介体层叠构造10X与框体81之间的狭小的空间插入毛细管，所以是困难的。另外，假设可以进行引线接合，在高频信号的传送路径中应用较长的接合引线也是不理想的。根据以上，在使用电介体层叠构造10X的情况下，需要使其上表面与输出端子71的高度位置对齐，为此，需要使用更大的框体。其结果，导致受光模块的大小变大。
参照图9B，第2比较例中的电介体层叠构造10Y具有将上述电介体层叠构造10X的与安装面MS相反的一侧的上部以长方体形状进行了去除的形状。在该情况下，电介体层叠构造10Y的上部的长度LB变得比长度LA还小。由此，从放大元件52产生的热通过电介体层叠构造10Y的底部而向框体81传导的热传导路径的截面面积相比于图9A的情况(箭头RA)，如箭头RB所示那样变窄。因此，在本比较例中，放大元件52的热难以从电介体层叠构造10Y放出。即，从安装面MS的散热性变差。
为了验证电介体层叠构造10Y中的散热性变差而进行了仿真。关于电介体层叠构造10X(图9A)，在将长度LA设为6mm、将放大元件52的功耗设为0.3W、将电介体层叠构造10X的材料设为氧化铝的情况下，放大元件52的背面的温度成为81℃。相对于此，关于电介体层叠构造10Y(图9B)，在将长度LB设为2mm而进行了同样的仿真时，放大元件52的背面的温度成为87℃。根据其结果，可知相比于电介体层叠构造10X，电介体层叠构造10Y从安装面MS的散热性更低。
图9C是简化示出本实施方式的电介体层叠构造10的图。电介体层叠构造10具备电介体层14，该电介体层14具有比电介体层叠构造10的最大的长度LA(图9A)小且比电介体层叠构造10的上部的长度LB大的长度。由此，如箭头RC所示，热传导路径的截面面积与第1比较例(箭头RA)大致同样地被确保为较宽。因此，来自放大元件的热容易从电介体层叠构造10放出。即，从安装面MS的散热性变高。
另外，即使在没有设置电介体层14的情况下，也可以通过电介体层12得到该作用效果。
根据本实施方式的元件载体100，高频传送路径21配置在主面P1上，其他布线图案22以及23配置于与主面P1不同的面。因此，相比于高频传送路径21和布线图案22以及23都配置在主面P1上的情况，可以将配置高频传送路径21的区域确保得更宽。由此，可以将高频传送路径21a与21b(图4)之间的间隔确保得更宽，所以可以将两者之间的串扰噪声容易抑制为例如-20dB以下。
另外，作为上述本实施方式的变形例，也可以将布线图案22(第2布线图案)用作高频信号的传送路径，并且将高频传送路径21用于高频信号的传送路径以外的用途。另外，也可以省略电介体层叠构造10中的、第1以及第2电介体层11、12以外的层。另外，也可以代替双通道型的受光元件51，而使用通道数更多的受光元件、或者单通道型的受光元件。另外，也可以代替1个受光元件51而使用多个受光元件。另外，作为优选的高频传送路径，说明了带状线，但也可以代替其而使用共面线。
另外，也可以代替在俯视时2个直线以角度A2收敛的端部E2(图6)，而使用具有由更多的直线构成的外缘的端部、或具有曲线性的外缘的端部。对于端部E3也是同样的。例如，也可以代替使端部E2收敛，而设置从安装面MS起到规定的距离为止将宽度设为WD并从该规定的距离起在DR侧使宽度小于WD的T字状的第2主面P2，以使构成具有由更多的直线构成的外缘的端部。
另外，在安装面MS上，除了受光元件51以及放大元件52以外，也可以进一步安装元件，例如安装电容器。关于安装面MS上的各元件的配置，是隔着适当的间隔而配置的。
虽然详细说明了本发明，但这仅仅是例示而不限于此，应明确地理解为根据所附的权利要求书来解释发明的范围。

Claims (11)

1.一种元件载体，具有安装面，该安装面配置有输出高频信号的至少1个元件，该元件载体具备：
第1电介体层，具有部分地形成所述安装面的第1侧面、和与所述第1侧面相连并且在与所述安装面交叉的交叉方向上延伸的第1主面；
第1布线图案，设置在所述第1主面上，并从所述第1侧面延伸；
第2电介体层，具有部分地形成所述安装面的第2侧面、和与所述第2侧面相连并且在所述交叉方向上延伸的第2主面，该第2电介体层设置在设置有所述第1布线图案的所述第1电介体层的所述第1主面的一部分上；
第2布线图案，设置在所述第2电介体层的所述第2主面上，并从所述第2侧面延伸；以及
第3电介体层，具有部分地形成所述安装面的第3侧面、和与所述第3侧面相连并且在所述交叉方向上延伸的第3主面，该第3电介体层设置在设置有所述第2布线图案的所述第2电介体层的所述第2主面的一部分上，其中，
所述第1以及第2布线图案中的某一个是从所述元件输出的所述高频信号的传送路径。
2.根据权利要求1所述的元件载体，其特征在于，
所述第1布线图案是所述高频信号的传送路径。
3.根据权利要求1所述的元件载体，其特征在于，
所述第3电介体层在与所述第3侧面相反的一侧具有第1端部，所述第1端部的所述第3主面具有随着远离所述安装面而变小的宽度。
4.根据权利要求3所述的元件载体，其特征在于，
所述第2布线图案包括从所述第1～第3电介体层的层叠方向观察时比所述第1端部靠宽度方向的外侧配置的部分。
5.根据权利要求3所述的元件载体，其特征在于，
所述第2电介体层在与所述第2侧面相反的一侧具有第2端部，所述第2端部的所述第2主面具有随着远离所述安装面而变小的宽度，
所述第1端部的所述第3主面随着远离所述安装面，比所述第2端部的所述第2主面的宽度更快速地变小。
6.根据权利要求1所述的元件载体，其特征在于，还具备：
第4电介体层，设置在所述第1布线图案与所述第2电介体层之间；以及
第1导电层，设置在所述第2电介体层与所述第4电介体层之间，并且隔着所述第4电介体层而覆盖所述第1布线图案，并且成为接地电位。
7.根据权利要求1所述的元件载体，其特征在于，
还具备第2导电层，该第2导电层隔着所述第1电介体层而覆盖所述第1布线图案，并且成为接地电位。
8.根据权利要求1所述的元件载体，其特征在于，
所述第1布线图案配置成相对于沿着所述交叉方向的假想的第1直线成为线对称。
9.根据权利要求1所述的元件载体，其特征在于，
在所述安装面上，还具备用于安装所述至少1个元件的由导体制成的安装部。
10.根据权利要求9所述的元件载体，其特征在于，
所述安装部配置成相对于沿着所述安装面上的所述第1～第3电介体层的层叠方向的假想的第2直线成为线对称。
11.一种受光模块，其特征在于，具备：
权利要求1～10中的任一项所述的元件载体；
受光元件，包含在所述至少1个元件中，并且配置于所述元件载体的所述安装面；以及
至少1个放大元件，包含在所述至少1个元件中，并且配置于所述元件载体的所述安装面，并且将来自所述受光元件的信号进行放大从而输出所述高频信号。
CN2011104187846A 2010-12-15 2011-12-15 元件载体以及受光模块 Pending CN102569246A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010279199A JP2012129351A (ja) 2010-12-15 2010-12-15 素子キャリアおよび受光モジュール
JP2010-279199 2010-12-15

Publications (1)

Publication Number Publication Date
CN102569246A true CN102569246A (zh) 2012-07-11

Family

ID=46233131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104187846A Pending CN102569246A (zh) 2010-12-15 2011-12-15 元件载体以及受光模块

Country Status (3)

Country Link
US (1) US20120153132A1 (zh)
JP (1) JP2012129351A (zh)
CN (1) CN102569246A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105022127A (zh) * 2014-04-16 2015-11-04 苹果公司 有源硅光具座

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7020261B2 (ja) * 2018-04-13 2022-02-16 住友電気工業株式会社 光受信モジュール用パッケージ
US10790432B2 (en) * 2018-07-27 2020-09-29 International Business Machines Corporation Cryogenic device with multiple transmission lines and microwave attenuators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162020A (ja) * 1993-12-06 1995-06-23 Nec Corp チップキャリアを使用した光受信器
CN1267836A (zh) * 1997-07-25 2000-09-27 冲电气工业株式会社 光模块
US7046936B2 (en) * 2001-12-27 2006-05-16 Mitsubishi Denki Kabushiki Kaisha Light receiving element carrier and optical receiver

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162020A (ja) * 1993-12-06 1995-06-23 Nec Corp チップキャリアを使用した光受信器
CN1267836A (zh) * 1997-07-25 2000-09-27 冲电气工业株式会社 光模块
US7046936B2 (en) * 2001-12-27 2006-05-16 Mitsubishi Denki Kabushiki Kaisha Light receiving element carrier and optical receiver

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105022127A (zh) * 2014-04-16 2015-11-04 苹果公司 有源硅光具座
CN105022127B (zh) * 2014-04-16 2017-10-13 苹果公司 有源硅光具座

Also Published As

Publication number Publication date
JP2012129351A (ja) 2012-07-05
US20120153132A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
CN105826300B (zh) 半导体器件
KR100768291B1 (ko) 반도체 장치의 시험 장치 및 반도체 장치의 시험 방법
CN106486440A (zh) 光模块
CN103814630A (zh) 用于传输差分信号的通孔结构
US11616279B2 (en) Stackable RF filter for a receiver or transmitter
JP2013093345A (ja) 光モジュールおよび多層基板
US10386590B2 (en) Multi-chip module
JPH11317471A (ja) 高性能ボ―ルグリッドアレイパッケ―ジの最適回路設計レイアウト
CN103458611B (zh) 层叠型半导体封装、印刷布线板和印刷电路板
CN102569246A (zh) 元件载体以及受光模块
CN105425350A (zh) 一种光模块
CN110085572A (zh) 用于光接收器模块的封装部
US20050213994A1 (en) Arrayed receiver optical sub-assembly including layered ceramic substrate for alleviation of cross-talk and noise between channels
KR100773097B1 (ko) 패드를 갖는 반도체 소자
JP4828103B2 (ja) 光送受信モジュール
JP6133023B2 (ja) 光モジュール
JP6740206B2 (ja) 光受信器
CN110265876B (zh) 基于低温共烧陶瓷的光电集成封装结构
CN101854776B (zh) 布线结构及光盘装置
JP6300296B2 (ja) 伝送線路
CN110071092A (zh) 半导体器件
JP3966164B2 (ja) 半導体装置
JP7187871B6 (ja) 光変調器および光送信装置
CN104969343B (zh) 在单端信号传输中降低远端串扰的方法及装置
JP4973239B2 (ja) 多チャンネル光受信モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120711