CN102543861B - 阵列基板的形成方法 - Google Patents

Abstract

本发明提出一种阵列基板的形成方法，以在不增加掩模数目的前提下取代现有的举离工艺。本方法的特点是，以多段式调整掩模搭配光刻工艺，使形成于保护层上的图案化光阻层具有无光阻区、薄层光阻图案、及厚层光阻图案。接着移除无光阻区的保护层，形成接触孔分别露出薄膜晶体管的漏极与储存电容的上电极。接着灰化薄层光阻图案，以露出像素区的保护层。接着选择性沉积导电层于露出的保护层及接触孔的底部与侧壁上，再移除残留的厚层光阻图案。

Description

阵列基板的形成方法

技术领域

本发明是关于液晶显示器的工艺，尤其是关于其阵列基板的形成方法。

背景技术

目前制作液晶显示器的阵列基板一般需要多达四至五道的光刻工艺，即需四至五道掩模。若是要采用三道掩模工艺，则需利用举离(Lift-off)工艺。在举离工艺中，先形成光阻作为镀膜牺牲层。接着沉积镀膜于光阻上及未被光阻覆盖的区域上，再将基板浸置于去光阻液。随着光阻去除，可将位于光阻上的镀膜剥离，达到节省掩模的工艺目的。然而一般TFT量产设备并不适合让含有光阻的基板进入沉积腔体进行工艺，且剥离后的镀膜亦容易回粘至基板上形成缺陷。另一方面，光阻上的镀膜可能会悬浮于去光阻液中，造成塞管现象。

综上所述，目前亟需新的工艺方法，在不增加掩模数目的前提下取代现有的举离工艺。

发明内容

本发明一实施例提供一种阵列基板的形成方法，包括分别形成薄膜晶体管、像素区、及储存电容于基板上；形成保护层于薄膜晶体管、像素区、及储存电容上；形成第一光阻层于保护层上；以第一多段式调整掩模进行光刻工艺，图案化第一光阻层以形成第一无光阻区域、第一薄层光阻图案、及第一厚层光阻图案，其中第一无光阻区域实质上对应薄膜晶体管的部分漏极与部分储存电容，第一薄层光阻图案实质上对应像素区、且第一厚层光阻图案实质上对应薄膜晶体管的部分漏极以外的部分；移除对应第一无光阻区域的保护层，并露出薄膜晶体管的部分漏极与部分储存电容；灰化第一薄层光阻图案，露出像素区的保护层；选择性沉积第一导电层于露出的薄膜晶体管的部分漏极、露出的部分储存电容、及露出的部分保护层上；以及移除第一厚层光阻图案。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A、2A-2F、3A-3B、及4A-4D是本发明某些实施例中，阵列基板的工艺剖视图；以及

图1B、2G、3C、及4E本发明某些实施例中，阵列基板的工艺上视图。

主要元件符号说明：

A-A’～剖面线；

10～基板；

12～导电图案；

12A～栅极；

12B～栅极线；

12C～下电极；

12D～共通电极线；

22～绝缘层；

24～半导体层；

26～欧姆接触层；

28～导电层；

28A～漏极；

28B～源极；

28C～数据线；

28D～上电极；

29A、34A～无光阻区域；

29B、34B～薄层光阻图案；

29C、34C～厚层光阻图案；

32～保护层；

36A、36B～接触孔；

42～导电层；

200～薄膜晶体管；

210～像素区；

220～储存电容。

具体实施方式

下列说明中的实施例将描述如何形成并使用薄膜晶体管。必需理解的是，这些实施例提供多种可行的发明概念，并可应用于多种特定内容中。特定实施例仅用以说明形成及使用实施例的特定方式，并非用以局限本发明的范围。

如图1A所示，形成导电图案12于基板10上。基板10可为透光(如玻璃、石英、或类似物)或不透光(如晶片、陶瓷、或类似物)的刚性无机材质，亦可为塑胶、橡胶、聚酯、或聚碳酸酯等可挠性有机材质。在某些实施例中的基板10采用透光材质，最后形成的薄膜晶体管可应用于穿透式、反射式液晶显示器、或自发光型显示器。在其他实施例中的基板10采用不透光或透光性不佳的材质，最后形成的薄膜晶体管只能应用于反射式液晶显示器、或自发光型显示器。

上述导电图案12的材质可为金属、合金、或上述的多层结构。导电图案12的形成方法可为形成导电层于基板10上，再以光刻图案化工艺搭配蚀刻法形成导电图案12。导电层的形成方法可为物理气相沉积法(PVD)、溅镀法、或类似方法。光刻图案化工艺可为下述步骤：涂布光阻如旋涂法、软烘烤、对准掩模、曝光、曝光后烘烤、显影、冲洗、干燥如硬烘烤、其他合适工艺、或上述的组合。此外，光刻的曝光工艺可改用其他方法如无掩模光刻、电子束直写、或离子束直写。蚀刻工艺可为干蚀刻、湿蚀刻、或上述的组合。在某些实施例中，导电图案12为钼、铝、铜、钛、金、银等单层或多层材料的组合或其合金。虽然在后述的图1B中，导电图案12只作为薄膜晶体管的栅极12A、与栅极相连的栅极线12B、及共通电极线12D(部分共通电极线12D将作为后述的储存电容的下电极12C)，但导电图案12亦可作为接触垫或其他元件，端视需要而定。如图1B所示，与栅极12A相连的栅极线12B，与共通电极线12D彼此平行且交替排列。可以理解的是，图1B中剖面线A-A’的剖视图即图1A所示的结构。

接着如图2A所示，依序形成绝缘层22、半导体层24、欧姆接触层26、及导电层28。绝缘层22的组成可为有机材质如有机硅化合物，或无机材质如氮化硅、氧化硅、氮氧化硅、碳化硅、或上述材质的多层结构。绝缘层22的形成方法可为化学气相沉积法(CVD)如等离子增强式CVD(PECVD)、低压CVD(LPCVD)、次常压CVD(SACVD)、或类似技术。虽然在后述的图2G中，绝缘层22仅作为薄膜晶体管的栅极绝缘层与储存电容的电容绝缘层，但绝缘层22亦可作为其他元件，端视需要而定。

在一实施例中，半导体层24的组成可为一般半导体材料如非晶硅、多晶硅、微晶硅、单晶硅或上述的组合，其形成方式可为CVD、PECVD、快速升温式化学气相沉积法(RTCVD)、超高真空化学气相沉积法(UHV/CVD)、或分子束磊晶成长法(MBE)。在另一实施例中，半导体层24的组成可为氧化物半导体如氧化锌、氧化铟、铟镓锌氧化物、或氧化锡。在其他实施例中，氧化物半导体层32可为氧化锌、氧化铟、铟镓锌氧化物、氧化锡、氧化镓、氧化铝、及氧化钛中至少两者的组合。氧化物组成的半导体层24其形成方法可为CVD如PECVD、LPCVD、次压CVD、或类似方法。欧姆接触层26一般为掺杂硅，可视情况需要选择n型或p型掺杂。导电层28可为金属、合金、或上述的多层结构，较佳为钼/铝/钼的多层结构，或钼/铜，钼/铜/钼，或钛/铜的堆叠结构。导电层28的形成方法可为蒸镀或其他物理气相沉积。

接着如图2B所示，形成图案化光阻层于导电层28上。图案化光阻层依厚薄可分三个区域：无光阻区29A、薄层光阻图案29B、及厚层光阻图案29C。无光阻区域29A实质上对应后续定义的像素区，薄层光阻图案29B实质上对应薄膜晶体管的通道区，而厚层光阻29C实质上对应储存电容及薄膜晶体管的源极/漏极区。图案化光阻层的组成可为正光阻或负光阻，其形成方法可为下述步骤：涂布光阻如旋涂法、软烘烤、对准掩模、曝光、曝光后烘烤、显影、冲洗、干燥如硬烘烤、其他合适工艺、或上述的组合。为了形成厚薄不同的无光阻区29A、薄层光阻图案29B、及厚层光阻图案29C，需采用多段式调整掩模(Multi-tone mask)如叠层掩模(Stack layer mask)或灰度掩模(Grey level mask)。可以理解的是，当光阻层组成为正光阻时，掩模对应无光阻区29A的部分为透光区，掩模对应薄层光阻图案29B的部分为半透光区，而掩模对应厚层光阻图案29C的部分为遮光区。当光阻层组成为负光阻时，掩模对应无光阻区29A的部分为遮光区，掩模对应薄层光阻图案29B的部分为半透光区，而掩模对应厚层光阻图案29C的部分为透光区。简言之，负光阻与正光阻采用的掩模图案相反。

接着如图2C所示，移除无光阻区29A的导电层28，直到露出欧姆接触层26。上述移除步骤可为干蚀刻或湿蚀刻。若导电层28的组成为铝或铝合金，可采用铝酸进行湿蚀刻以移除无光阻区29A的导电层28。

接着如图2D所示，灰化部分光阻层29以露出薄膜晶体管的通道区。此灰化步骤可采用氧气等离子，其温度介于室温至200℃之间。若灰化步骤的温度过高，易使光阻焦化导致后续工艺无法去除焦化光阻。若灰化步骤的温度过低，则可能造成反应速率过慢，影响工艺时间。上述灰化步骤会完全灰化薄层光阻图案29B，并部分灰化厚层光阻图案29C。由于灰化步骤属于等向移除方式，因此厚层光阻图案29C的轮廓最好大于其对应的储存电容及薄膜晶体管的源极/漏极区。举例来说，若薄层光阻图案29B的厚度为10μm时，厚层光阻图案29C的外缘与储存电容及薄膜晶体管的源极/漏极区的外缘也相隔10μm。如此一来，可避免灰化步骤缩小储存电容及薄膜晶体管的源极/漏极区。

接着如图2E所示，移除薄膜晶体管的通道区的导电层28与欧姆接触层26，与像素区露出的欧姆接触层26与半导体层24。上述移除步骤可为干蚀刻或湿蚀刻。

接着如图2F所示，移除残留的光阻层如厚层光阻图案29C。此移除步骤可为前述的灰化步骤或已知的湿式剥除方法。至此已定义出薄膜晶体管200、像素区210、及储存电容220。可以理解的是，图2G中剖面线A-A’的剖视图即图2F所示的结构。由图2F及图2G可知，经上述一道多段式调整掩模形成的光阻层29，可图案化导电层28、欧姆接触层26、及半导体层24，形成薄膜晶体管200的漏极28A、源极28B、与源极28B相连的数据线28C、以及储存电容220的上电极28D。栅极线12B、另一条栅极线(未图示)、与两条数据线12D围起来的区域即像素区210。位于像素区210中的储存电容220，其上电极28D与下电极12C之间夹有绝缘层22作为电容绝缘层，且下电极12C为共通电极线12D的一部分。

在这必需说明的是，图2F及2G的结构其形成方法并不限于以多段式调整掩模的光刻工艺。在本发明其他实施例中，可采用多重光刻工艺(多道掩模)形成图2F及2G所示的结构。

接着如图3A所示，于图2F的结构上毯覆性地形成保护层32。保护层32的组成可为氮化硅、氧化硅、氮氧化硅、碳化硅或上述材质的多层结构，其形成方式可为CVD或PECVD。

接着如图3B所示，形成图案化光阻层于保护层32上。图案化光阻层依厚薄可分三个区域：无光阻区34A、薄层光阻图案34B、及厚层光阻图案34C。无光阻区域34A实质上对应薄膜晶体管200的部分漏极28A与部分储存电容220，薄层光阻图案34B实质上对应像素区210，而厚层光阻图案34C实质上对应部分漏极28A以外的薄膜晶体管200。为了形成厚薄不同的无光阻区34A、薄层光阻图案34B、及厚层光阻图案34C，需采用多段式调整掩模如叠层掩模或灰度掩模。图案化光阻层的组成、形成方法、及对应的掩模图案(比如透光区、半透光区、与遮光区)与前述的图案化光阻层类似，在此不赘述。可以理解的是，图3C中剖面线A-A’的剖视图即图3B所示的结构。由图3C可知，厚层光阻图案34C除了对应部分漏极28A以外的薄膜晶体管200外，亦对应栅极线12B与数据线28C。换句话说，厚层光阻图案34是对应后续形成的像素电极层以外的区域。

接着如图4A所示，移除未被图案化光阻层覆盖的保护层32，形成接触孔36A及36B，分别露出部分漏极28A与部分储存电容220的上电极28D。移除保护层32的方法可为干蚀刻或湿蚀刻。

接着如图4B所示，灰化部分光阻层34以露出像素区210的保护层32。此灰化步骤的工艺参数同前述灰化步骤，在此不赘述。上述灰化步骤会完全灰化薄层光阻图案34B，并部分灰化厚层光阻图案34C。由于灰化步骤属于等向移除方式，因此厚层光阻图案34C的轮廓最好大于其对应的部分漏极28A以外的薄膜晶体管200、栅极线12B、与数据线28C。举例来说，若薄层光阻图案34B的厚度为10μm时，厚层光阻图案34C的外缘与部分漏极28A以外的薄膜晶体管200、栅极线12B、与数据线28C的外缘也相隔10μm。如此一来，可避免此灰化步骤缩小部分漏极28A以外的薄膜晶体管200、栅极线12B、与数据线28C。

接着如图4C所示，选择性地沉积导电层42于像素区210的保护层32上，与接触孔36A及36B的侧壁及底部上。换句话说，导电层42是形成于灰化后的厚层光阻图案34C以外的区域上。导电层42是作为像素区210的像素电极，并经由接触孔36A及36B接触薄膜晶体管200的漏极28A与储存电容220的上电极28D。在本发明一实施例中，阵列基板是应用于穿透式液晶显示器，且导电层42的材质可为透明材质如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铝锌氧化物(AZO)、镉锡氧化物(CTO)、氧化锡(SnO₂)、氧化锌(ZnO)、纳米银丝(Ag)、或纳米碳管(CNT)。在本发明另一实施例中，阵列基板是应用于反射式液晶显示器，且导电层42的材质可为反射式材质如铝、金、锡、银、铜、铁、铅、铬、钨、钼、钕、上述的氮化物、上述的氧化物、上述的氮氧化物、上述的合金、或上述的组合。此外，反射式的导电层42的表面呈现凹凸状，以增加光线的反射及散射的效果。

在本发明一实施例中，选择性沉积导电层42的方法为原子层沉积(ALD)，其沉积温度介于室温至200℃之间。若选择性沉积的温度过高，则易使光阻焦化导致后续工艺无法去除焦化光阻。若选择性沉积的温度过低，则可能造成反应速率过慢，影响工艺时间。

接着如图4D所示，移除残留的光阻层29如厚层光阻图案29C。此移除步骤可为前述的灰化步骤或已知的湿式剥除方法。至此已大致完成阵列基板。可以理解的是，图4E中剖面线A-A’的剖视图即图4D所示的结构。

与已知技艺相较，采用多段式调整掩模定义像素电极的作法可减少光刻工艺及对准问题。另一方面，导电层的形成方法为选择性沉积，可避免形成导电层于图案化光阻层上。如此一来，后续移除光阻的步骤仅会去除光阻，而不会残留导电层的微粒于阵列基板上(灰化法)或悬浮于去光阻液中(湿式剥除法)，降低产品良率或阻塞去光阻液的管路。以三道掩模搭配选择性沉积工艺形成导电层42的作法可增加量产可能性。

与已知技艺相较，本案的导电层42具有极佳表面覆盖性，于转折处如保护层上表面与接触孔侧壁的交界处具有平滑圆润的外观。一般工艺如PVD所形成的像素电极在上述交界处具有明显转折。此外，一般工艺会形成导电层于光阻层上，再进行举离(lift off)工艺同时移除光阻层及其上导电层，这会使保留的导电层边缘具有倒角或碎裂。如此一来，后续的PI刷磨工艺可能会造成刮伤或残留微粒等问题。与已知技艺相较，本发明不需举离工艺，且形成的导电层42的边缘与交界处具有平滑外观。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种阵列基板的形成方法，包括:

分别形成一薄膜晶体管、一像素区、及一储存电容于一基板上；

形成一保护层于该薄膜晶体管、该像素区、及该储存电容上；

形成一第一光阻层于该保护层上；

以一第一多段式调整掩模进行一光刻工艺，图案化该第一光阻层以形成一第一无光阻区域、一第一薄层光阻图案、及一第一厚层光阻图案，其中该第一无光阻区域实质上对应该薄膜晶体管的部分漏极与部分该储存电容，该第一薄层光阻图案实质上对应该像素区、且该第一厚层光阻图案实质上对应该薄膜晶体管的部分漏极以外的部分，该厚层光阻图案的轮廓大于其对应的部分漏极以外的薄膜晶体管，且薄层光阻图案的厚度与厚层光阻图案的外缘与部分漏极以外的薄膜晶体管的外缘相隔的距离相同；

移除对应该第一无光阻区域的该保护层，并露出该薄膜晶体管的部分漏极与部分该储存电容；

灰化该第一薄层光阻图案，露出该像素区的该保护层；

选择性沉积一导电层于露出的该薄膜晶体管的部分漏极、露出的部分该储存电容、及露出的部分该保护层上；以及

移除该第一厚层光阻图案。

2.如权利要求1所述的阵列基板的形成方法，其特征在于，选择性沉积该导电层的步骤的温度介于室温至200℃之间。

3.如权利要求1所述的阵列基板的形成方法，其特征在于，选择性沉积该导电层的步骤包括原子层沉积。

4.如权利要求1所述的阵列基板的形成方法，其特征在于，该第一多段式调整掩模包括叠层掩模或灰度掩模。

5.如权利要求1所述的阵列基板的形成方法，其特征在于，该第一薄层光阻图案的面积大于该像素区的面积。

6.如权利要求1所述的阵列基板的形成方法，其特征在于，该第一厚层光阻图案的面积大于该薄膜晶体管的部分漏极以外的面积。

7.如权利要求1所述的阵列基板的形成方法，其特征在于，形成该薄膜晶体管、该像素区、及该储存电容于该基板上的步骤包括：

形成一第一导电图案于该基板上，其中该第一导电图案包括该薄膜晶体管的栅极、与该栅极相连的栅极线、以及一共通电极线；

依序形成一栅极绝缘层、一半导体层、一欧姆接触层、及一第二导电层，于该第一导电图案与该基板上；

形成一第二光阻层于该第二导电层上；

以一第二多段式调整掩模进行一光刻工艺，图案化该第二光阻层以形成一第二无光阻区域、一第二薄层光阻图案、及一第二厚层光阻图案，其中该第二无光阻区域实质上对应该像素区，该第二薄层光阻图案实质上对应该薄膜晶体管的通道区、且该第二厚层光阻实质上对应该储存电容及该薄膜晶体管的源极/漏极区，且该第二厚层光阻图案的外缘与其相对应的该储存电容及该薄膜晶体管的源极/漏极区的外缘相隔的距离实质等于该第二薄层光阻图案的厚度；

移除对应该第二无光阻区域的该第二导电层，并露出该像素区的该欧姆接触层；

灰化该第二薄层光阻图案，露出该薄膜晶体管的通道区；

移除对应该第二薄层光阻图案的该第二导电层及该欧姆接触层，以及该像素区露出的该欧姆接触层与其下方的半导体层；以及

移除该第二厚层光阻图案。

8.如权利要求7所述的阵列基板的形成方法，其特征在于，该第二多段式调整掩模包括叠层掩模或灰度掩模。

9.如权利要求7所述的阵列基板的形成方法，其特征在于，该第二薄层光阻图案的面积大于该薄膜晶体管的通道区的面积。

10.如权利要求7所述的阵列基板的形成方法，其特征在于，该第二厚层光阻的面积大于该储存电容及该薄膜晶体管的源极/漏极区的面积。