CN102521200A - 单Flash嵌入式配置多处理器的系统 - Google Patents
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Abstract
本发明涉及嵌入式配置处理器的技术领域，特别是单Flash嵌入式配置多处理器的系统，包括中央控制器、四个处理器节点和一个Flash存储器，中央控制器与四个处理器节点、Flash存储器均连接；每个处理器节点包括MPC7448处理器、桥片和双数据沿动态随机存储器DDRSDRAM，DDRSDRAM与处理器连接，处理器与桥片连接，桥片与中央控制器连接；所述每两个处理器节点的桥片之间通过PCI-X总线连接，四个处理器节点与四条PCI-X总线连接呈环形；本发明解决了传统结构复杂的问题，很大程度地降低了生产成本，现在的系统结构简单，体积小，生产成本较低；还可以根据处理器需要进行自动配置，具备高速串行总线。
Description
技术领域
本发明涉及嵌入式配置处理器的技术领域，特别是单Flash嵌入式配置多处理器的系统。
背景技术
PowerPC是一种RISC（精简指令体系计算机）体系结构。20世纪90年代，IBM、Apple和Motorola公司开发PowerPC芯片成功，并制造出基于PowerPC的多处理器计算机。PowerPC架构的特点是可伸缩性好、方便灵活。第一代PowerPC采用0.6um生产工艺，晶体管集成度达到单芯片300万个。Motorola公司将PowerPC内核设计到SoC芯片之中，形成了Power QUICC I-III家族的数十种型号的嵌入式通信处理器。
Motorola的基于PowerPC体系结构的嵌入式处理器芯片有MPC505、821、850、860、8240、8245、8260、8560等近几十种产品，其中MPC860是Power QUICC系列的典型产品，MPC8260是Power QUICC II系列的典型产品，MPC8560是Power QUICC III系列的典型产品。Power QUICC系列微处理器一般有三个功能模块组成，嵌入式PowerPC核(EMPCC), 系统接口单元(SIU)以及通信处理器(CPM)模块，这三个模块内部总线都是32位。除此之外Power QUICC中还集成了一个32位的RISC内核。Power PC核主要执行高层代码，而RISC则处理实际通信的低层通信功能，两个处理器内核通过高达8K字节的内部双口RAM相互配合，共同完成强大的通行控制和处理功能。CPM以RISC控制器为核心构成，除包括一个RISC控制器外，还包括七个串行DMA(SDMA)通道、两个串行通信控制器 (SCC)、一个通用串行总线通道(USB)、两个串行管理控制器(SMC)、一个I2C接口和一个串行外围电路(SPI)，可以通过灵活的编程方式实现对Ethemet、USB、T1/E1、ATM等的支持以及对UART、HDLC等多种通信协议的支持。Power QUICC II 在灵活性、扩展能力、集成度等方面提供了更高的性能，同样由嵌入式的PowerPC核和通信处理模块CPM两部分集成而来。这种双处理器的结构由于CPM承接了嵌入式Power PC核的外围接口任务，所以较传统结构更加省电。CPM交替支持三个快速串行通信控制器(FCC)，二个多通道控制器(MCC)，四个串行通信控制器 (SCC)，二个串行管理控制器(SMC)，一个串行外围接口电路(SPI)和一个I2C接口。嵌入式的Power PC核和通信处理模块(CPM)的融合，以及Power QUICCII的其他功能、性能缩短了技术人员在网络和通信产品方面的开发周期。
同QUICCII相比，QUICCIII集成度更高、功能更强大、具有更好的性能提升机制。QUICCIII中的CPM较II产品200MHz的CPM的运行速度提升了66%，达到333MHz，同时保持了与早期产品的向后兼容性。这使得客户能够最大范围的延续其现有的软件投入、简化未来的系统升级、又极大的节省开发周期。QUICCIII通过微代码具有的可扩展性和增加客户定制功能的特性，能够使客户针对不同应用领域开发出各具特色的产品。这种从Power QUICC II开始就有的微代码复用功能，已经成为简化和降低升级成本的主要设计考虑。
由于具有强大的处理能力，PowerPC一般应用在服务器或运算能力强大的专用计算机上以及游戏机上。国外厂商不仅是PowerPC芯片提供商，也是模块级组件的设计商和产品提供商。
除了民用市场之外，PowerPC在军用市场上获得了广泛的应用，如GE、CCT、DY4等公司在PowerPC的应用研究和市场推广上都走在了世界的前列。现代先进的雷达系统、通信系统、无人飞行器（UAV）、测控系统等都有大量的PowerPC芯片发挥着重要和核心的作用。尤其是在抗恶劣环境和嵌入式领域，PPC更是应用广泛。与PPC配套的软件如VxWorks操作系统等也是大量应用于各类电子系统中。
但是通常情况下，每个处理器外部需带一个并行Flash，以存贮处理器的可执行代码及用户开发的最终代码，在单处理器情况下，这基本上是唯一的最好方案。然而在多处理器情况下，每个处理器都配置一个Flash，则整个处理器系统就比较复杂，而且成本较大，显然不是一个较好的方案。
发明内容
本发明为了上述技术问题提供了单Flash嵌入式配置多处理器的系统，不仅可以解决传统结构复杂的问题，很大程度地降低了生产成本，而且可以根据处理器需要进行自动配置，具备高速串行总线。
本发明实现的技术方案如下：
单Flash嵌入式配置多处理器的系统，其特征在于：包括中央控制器、四个处理器节点和一个Flash存储器，中央控制器与四个处理器节点、Flash存储器均连接；所述每个处理器节点包括一片MPC7448处理器、一个桥片和一个双数据沿动态随机存储器DDR SDRAM，双数据沿动态随机存储器DDR SDRAM与MPC7448处理器连接，MPC7448处理器与桥片连接，桥片与中央控制器连接；所述每两个处理器节点的桥片之间通过PCI-X总线连接，四个处理器节点与四条PCI-X总线连接呈环形；所述每个处理器节点的桥片均设置有网络接口和串行口。
所述MPC7448处理器的工作频率为1.0GHz到1.5GHz，所述Flash为512Mbyte、32bi的Flash，Flash的接口支持128Mbyte/s的传输数率。
所述DDR SDRAM为512Mbyte的DDR SDRAM，该DDR SDRAM的瞬时最大传输速率能达到2.0GB/s，还带有ECC（纠错码）功能，能发现单位和双位错误，并能纠正单位错误。
所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。
所述PCI-X/PCI总线的最高速率为100MHz、64bit(800MB/s)。四个处理器节点之间的一条PCI-X/PCI总线一直工作在PCI-X100模式(100MHz，64bit)。
所述系统还提供四个EIA-232串行口，每个处理器节点对应1个串口，四个EIA-232串行口全部接到前面板，可通过计算机的串口通讯。
所述每个处理器节点还具备四个千兆以太网接口，是由其对应的桥片实现。桥片集成的千兆以太网控制器具备专用的DMA引擎,支持达9K字节的大包，高效的缓冲管理机制，支持IP、TCP和UDP硬件校验和计算，这些功能都能很大程度上减小处理器的开销。
所述系统中的Flash用于存储所有处理器的用户代码；上电后，中央控制器用于控制多个处理器之间的通讯标志信号，且分别提供不同长度的复位信号给每个处理器；
该系统的工作步骤如下：
步骤一：中央控制器通过桥片同时给四个MPC7448处理器提供复位信号，使四个MPC7448处理器处于复位状态；
步骤二：先把第一片MPC7448处理器复位信号释放，使第一片MPC7448处理器处于正常工作状态，其余三片MPC7448处理器仍处于复位状态；
步骤三：中央控制器把Flash的总线挂接到第一片MPC7448处理器的外部总线上，第一片MPC7448处理器自动加载代码，代码加载完成后，第一片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤四：中央控制器检测到第一片MPC7448处理器的代码加载完成通讯标志信号后，把第二片MPC7448处理器复位释放，使第二片MPC7448处理器处于正常工作状态，其余的MPC7448处理器仍处于复位状态；
步骤五：中央控制器把Flash的总线挂接到第二片处理器的外部总线上，第二片MPC7448处理器自动加载代码，代码加载完成后，第二片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤六：中央控制器检测到第二片MPC7448处理器的代码加载完成通讯标志信号后，把第三片MPC7448处理器复位释放，使第三片MPC7448处理器处于正常工作状态，其余的MPC7448处理器仍处于复位状态；
步骤七：中央控制器把Flash的总线挂接到第三片处理器的外部总线上，第三片MPC7448处理器自动加载代码，代码加载完成后，第三片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤八：中央控制器检测到第三片MPC7448处理器的代码加载完成通讯标志信号后，把第四片MPC7448处理器复位释放，使第四片MPC7448处理器处于正常工作状态；
步骤九：中央控制器把Flash的总线挂接到第四片处理器的外部总线上，第四片MPC7448处理器自动加载代码，代码加载完成后，第四片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
至此，多处理器的加载完成。
本发明的有益效果如下：
本发明解决了传统结构复杂的问题，很大程度地降低了生产成本，现在的系统结构简单，体积小，生产成本较低；还可以根据处理器需要进行自动配置，具备高速串行总线。
附图说明
图1为本发明的计算机原理框图。
具体实施方式
如图1所示，单Flash嵌入式配置多处理器的系统，包括中央控制器、四个处理器节点和一个Flash存储器，中央控制器与四个处理器节点、Flash存储器均连接；所述每个处理器节点包括一片MPC7448处理器、一个桥片和一个双数据沿动态随机存储器DDR SDRAM，双数据沿动态随机存储器DDR SDRAM与MPC7448处理器连接，MPC7448处理器与桥片连接，桥片与中央控制器连接；所述每两个处理器节点的桥片之间通过PCI-X总线连接，四个处理器节点与四条PCI-X总线连接呈环形；所述每个处理器节点的桥片均设置有网络接口和串行口。
所述MPC7448处理器的工作频率为1.0GHz到1.5GHz，所述Flash为512Mbyte、32bi的Flash，Flash的接口支持128Mbyte/s的传输数率。
所述DDR SDRAM为512Mbyte的DDR SDRAM，该DDR SDRAM的瞬时最大传输速率能达到2.0GB/s，还带有ECC（纠错码）功能，能发现单位和双位错误，并能纠正单位错误。
所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。
所述PCI-X/PCI总线的最高速率为100MHz、64bit(800MB/s)。四个处理器节点之间的一条PCI-X/PCI总线一直工作在PCI-X100模式(100MHz，64bit)。
所述系统还提供四个EIA-232串行口，每个处理器节点对应1个串口，四个EIA-232串行口全部接到前面板，可通过计算机的串口通讯。
所述每个处理器节点还具备四个千兆以太网接口，是由其对应的桥片实现。桥片集成的千兆以太网控制器具备专用的DMA引擎,支持达9K字节的大包，高效的缓冲管理机制，支持IP、TCP和UDP硬件校验和计算，这些功能都能很大程度上减小处理器的开销。
Flash用于存储所有处理器的用户代码；上电后，中央控制器用于控制多个处理器之间的通讯标志信号，且分别提供不同长度的复位信号给每个处理器；
该系统的工作步骤如下：
步骤一：中央控制器通过桥片同时给四个MPC7448处理器提供复位信号，使四个MPC7448处理器处于复位状态；
步骤二：先把第一片MPC7448处理器复位信号释放，使第一片MPC7448处理器处于正常工作状态，其余三片MPC7448处理器仍处于复位状态；
步骤三：中央控制器把Flash的总线挂接到第一片MPC7448处理器的外部总线上，第一片MPC7448处理器自动加载代码，代码加载完成后，第一片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤四：中央控制器检测到第一片MPC7448处理器的代码加载完成通讯标志信号后，把第二片MPC7448处理器复位释放，使第二片MPC7448处理器处于正常工作状态，其余的MPC7448处理器仍处于复位状态；
步骤五：中央控制器把Flash的总线挂接到第二片处理器的外部总线上，第二片MPC7448处理器自动加载代码，代码加载完成后，第二片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤六：中央控制器检测到第二片MPC7448处理器的代码加载完成通讯标志信号后，把第三片MPC7448处理器复位释放，使第三片MPC7448处理器处于正常工作状态，其余的MPC7448处理器仍处于复位状态；
步骤七：中央控制器把Flash的总线挂接到第三片处理器的外部总线上，第三片MPC7448处理器自动加载代码，代码加载完成后，第三片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤八：中央控制器检测到第三片MPC7448处理器的代码加载完成通讯标志信号后，把第四片MPC7448处理器复位释放，使第四片MPC7448处理器处于正常工作状态；
步骤九：中央控制器把Flash的总线挂接到第四片处理器的外部总线上，第四片MPC7448处理器自动加载代码，代码加载完成后，第四片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
至此，多处理器的加载完成。
如下表所示，为本发明系统和传统系统相比较得到的参数差别：
| 序号 | 比较项目 | 单Flash配单处理器 | 单Flash配多处理器 |
| 1 | 成本 | 高 | 最低 |
| 2 | 体积 | 大 | 小 |
| 3 | 代码保密性 | 低 | 高 |
| 4 | 相对功耗 | 大 | 小 |
实现上述系统的方法，本系统的Flash上存储有所有处理器的代码，上电后，中央控制器控制多个处理器之间的通讯标志信号，且分别提供不同长度的复位信号给每个处理器；
第一片处理器的复位时间最短，当第一片处理器复位释放时，其余的处理器害处于复位状态；板载中央控制器把Flash的总线挂接到第一片处理器的外部总线上加载代码，第一片处理器代码加载完成后，发出一个标志信号给中央控制器表明自己程序加载完成，之后中央控制器把第二片处理器复位释放，并把Flash的总线挂接到第二片处理器的外部总线，之后第二片处理器自动代码加载，代码加载完成后，又发出一个标志信号给中央控制器表明自己程序加载完成，以此类推，其他处理器自动加载程序。
Claims (6)
1.单Flash嵌入式配置多处理器的系统，其特征在于：包括中央控制器、四个处理器节点和一个Flash存储器，中央控制器与四个处理器节点、Flash存储器均连接；所述每个处理器节点包括一片MPC7448处理器、一个桥片和一个双数据沿动态随机存储器DDR SDRAM，双数据沿动态随机存储器DDR SDRAM与MPC7448处理器连接，MPC7448处理器与桥片连接，桥片与中央控制器连接；所述每两个处理器节点的桥片之间通过PCI-X总线连接，四个处理器节点与四条PCI-X总线连接呈环形；所述每个处理器节点的桥片均设置有网络接口和串行口。
2.根据权利要求1所述的单Flash嵌入式配置多处理器的系统，其特征在于：所述MPC7448处理器的工作频率为1.0GHz到1.5GHz，所述Flash为512Mbyte、32bit的Flash，Flash的接口支持128Mbyte/s的传输数率。
3.根据权利要求1或2所述的单Flash嵌入式配置多处理器的系统，其特征在于：所述DDR SDRAM为512Mbyte的DDR SDRAM，该DDR SDRAM的瞬时最大传输速率能达到2.0GB/s，具有纠错码功能。
4.根据权利要求3所述的单Flash嵌入式配置多处理器的系统，其特征在于： 所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。
5.根据权利要求4所述的单Flash嵌入式配置多处理器的系统，其特征在于：所述PCI-X/PCI总线的最高速率为100MHz、64bit(800MB/s)。
6.根据权利要求1或4所述单Flash嵌入式配置多处理器的系统，其特征在于：Flash用于存储所有处理器的用户代码；上电后，中央控制器用于控制多个处理器之间的通讯标志信号，且分别提供不同长度的复位信号给每个处理器；
该系统的工作步骤如下：
步骤一：中央控制器通过桥片同时给四个MPC7448处理器提供复位信号，使四个MPC7448处理器处于复位状态；
步骤二：先把第一片MPC7448处理器复位信号释放，使第一片MPC7448处理器处于正常工作状态，其余三片MPC7448处理器仍处于复位状态；
步骤三：中央控制器把Flash的总线挂接到第一片MPC7448处理器的外部总线上，第一片MPC7448处理器自动加载代码，代码加载完成后，第一片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
步骤四：中央控制器检测到第一片MPC7448处理器的代码加载完成通讯标志信号后，把第二片MPC7448处理器复位释放，使第二片MPC7448处理器处于正常工作状态，其余的MPC7448处理器仍处于复位状态；
步骤五：中央控制器把Flash的总线挂接到第二片处理器的外部总线上，第二片MPC7448处理器自动加载代码，代码加载完成后，第二片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
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步骤八：中央控制器检测到第三片MPC7448处理器的代码加载完成通讯标志信号后，把第四片MPC7448处理器复位释放，使第四片MPC7448处理器处于正常工作状态；
步骤九：中央控制器把Flash的总线挂接到第四片处理器的外部总线上，第四片MPC7448处理器自动加载代码，代码加载完成后，第四片MPC7448处理器发出一个通讯标志信号给中央控制器表明自己程序加载完成；
至此，多处理器的加载完成。
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