CN113656076A - 一种基于硬件复用通道的bios启动方法及装置 - Google Patents

Abstract

本公开提供一种基于硬件复用通道的BIOS启动方法及装置，用于解决CPU与BMC耦合性高及BIOS启动速度慢的技术问题。本公开在CPU和BMC之间建立硬件复用通道，BMC在上电后将存储于BMC外挂的非易失性存储器中的BIOS固件程序加载到BMC外挂的易失性存储器中执行，BMC在BI OS启动过程中的SEC阶段优先初始化硬件复用通道，在硬件复用通道初始化后，CPU可直接访问BMC，降低了芯片间的信道耦合度。通过将加载BIOS固件至BMC外挂内存空间执行，缩短了服务器开机时间。

Description

一种基于硬件复用通道的BIOS启动方法及装置

技术领域

本公开涉及计算机技术领域，尤其涉及一种基于硬件复用通道的BIOS启动方法及装置。

背景技术

服务器底层系统架构可基于Intel平台进行设计，Intel平台主板设计采用了主中央处理器(Central Processing Unit，CPU)搭配南桥即平台控制器(Platform ControllerHub，PCH)对系统进行控制，PCH主要用来对外扩展通用串行总线(Universal Serial Bus，USB)、SATA(Serial Advanced Technology Attachment，串行ATA)和PCIE(PeripheralComponent Interconnect Express)接口用于扩展系统的存储设备。基本输入输出系统(Basic Input Output System，BIOS)控制程序作为输入输出系统的接口，实现对主机板上的CPU、PCH等核心硬件进行初始化，同时对SATA/USB/PCIE等外围接口设备进行功能初始化。另外，主板健康监控系统可采用Aspeed芯片控制器，Aspeed控制器适用于服务器模块，主要用于单板管理控制器，检测单板的运行状态，并且可以控制单板的运行。同时，Aspeed芯片可以提供丰富的接口，如VGA，SPI，I2C等。可采用Aspeep控制芯片实现服务器的基板管理控制器(Baseboard Management Controller，BMC)功能，通过串行外设接口(SerialPeripheral Interface，SPI)接口外挂一个BMC ROM芯片，作为BMC固件的载体。

随着用户需求的不断更新，要求主板硬件设计上可以对外提供更丰富的扩展接口，来为系统提供高性能的业务扩展能力。比如，在8P机架服务器中，每颗CPU可以对外提供六通道的DDR4内存接口，业务扩展相比于上一代2P机架服务器不断提升。

丰富的硬件对外扩展接口，对硬件电路设计也提出了更高的要求，存在简化主板硬件设计，加速启动BIOS固件的需求。

发明内容

有鉴于此，本公开提供一种基于硬件复用通道的BIOS启动方法及装置，用于解决CPU与BMC耦合性高及BIOS启动速度慢的技术问题。

基于本公开实施例的一方面，本公开提供了一种基于硬件复用通道的BIOS启动方法，该方法包括：

基板管理控制器BMC上电后，从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC外挂的易失性存储器中；

BMC在外挂的易失性存储器内执行BIOS固件程序；

在BIOS固件程序的安全SEC阶段，优先初始化中央处理器CPU与BMC之间的硬件复用通道；

在硬件复用通道初始化完成后，CPU通过硬件复用通道与BMC进行信息交互。

进一步地，所述CPU和BMC通过通用型输入输出GPIO管脚的不同电平状态来区分所述硬件复用通道的通道类型；

所述BMC根据所述硬件复用通道的通道类型，跳转至相应的协议模块入口执行驱动协议初始化动作。

进一步地，所述CPU与BMC之间的硬件复用通道采用PCIE协议通道类型。

进一步地，所述BMC在BIOS固件程序的SEC阶段的前期阶段汇编代码部分完成CPU初始化后建立C语言执行环境；

在C语言执行环境中完成CPU与BMC之间的硬件复用通道的初始化。

进一步地，所述BMC外挂的非易失性存储器为NAND闪存，所述BMC外挂的易失性存储器为DDR存储器。

基于本公开实施例的另一方面，本公开还提出一种基于硬件复用通道的BIOS启动装置，该装置包括：中央处理器CPU、基板管理控制器BMC、非易失性存储器、易失性存储器、硬件复用通道；

所述CPU与所述BMC通过所述硬件复用通道直连；

所述非易失性存储器外挂于所述BMC上，用于存储BIOS固件程序；

所述易失性存储器外挂于所述BMC上，用于执行所述BIOS固件程序；

所述BMC在上电后，从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC外挂的易失性存储器中，在所述易失性存储器内执行BIOS固件程序；

所述BMC在BIOS固件程序的安全SEC阶段，优先初始化所述硬件复用通道；

在硬件复用通道初始化完成后，所述CPU通过硬件复用通道与BMC进行信息交互。

本公开在CPU和BMC之间建立硬件复用通道，BMC在上电后将存储于BMC外挂的非易失性存储器中的BIOS固件程序加载到BMC外挂的易失性存储器中执行，BMC在BIOS启动过程中的SEC阶段优先初始化硬件复用通道，在硬件复用通道初始化后，CPU可直接访问BMC，降低了芯片间的信道耦合度。通过将加载BIOS固件至BMC外挂内存空间执行，缩短了服务器开机时间。

附图说明

为了更加清楚地说明本公开实施例或者现有技术中的技术方案，下面将对本公开实施例或者现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据本公开实施例的这些附图获得其他的附图。

图1为一种常规的CPU与BMC硬件连接结构示意图；

图2为本公开一实施例提供的CPU与BMC通过硬件复用通道直连的硬件结构示意图；

图3为BIOS固件程序编译后生成的二进制BIN文件中各阶段对应程序模块在文件中的分布情况示意图；

图4为本公开一实施例中基于硬件复用通道的BIOS启动方法的步骤流程示意图。

具体实施方式

在本公开实施例使用的术语仅仅是出于描述特定实施例的目的，而非限制本公开实施例。本公开实施例中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。本公开中使用的术语“和/或”是指包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本公开实施例可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开实施例范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，此外，所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

图1为一种常规的CPU与BMC硬件连接结构示意图。在该示例中，基板控制器BMC芯片挂载在南桥PCH端口上。在主备BIOS系统设计上，可采用两种BIOS固件的挂载方案，一种方案是将BIOS固件程序写入BIOS ROM芯片中挂载在BMC芯片提供的串行外设接口SPI上；另一种方案是直接挂载在PCH控制器的SPI端口上。服务器开机上电后，BIOS固件程序需要先在BIOS ROM芯片内执行，等待CPU缓存Cache首先初始化好后，BIOS会在CPU Cache上(Cacheas RAM)执行一段固件程序，等待CPU的内存初始化好后，CPU再将BIOS固件程序加载到CPU的内存中执行。上述挂载方案在硬件设计上需要单独规划一块SPI接口的BIOS ROM芯片承载BIOS固件程序。在BIOS启动早期(SEC阶段和PEI阶段)，由于主CPU内存还未被初始化，此时BIOS需要在BIOS ROM及CPU Cache缓存上运行，而由于BIOS ROM性能及CPU Cache容量限制，导致固件执行效率低下，在PEI阶段可用内存总大小被限制为2MB，因此常导致PEI阶段无法实现更多的功能模块，同时也经常出现因可用内存耗尽导致反复开机重启等异常问题。另外，BMC芯片硬件设计上是外挂在PCH芯片端口下，主控CPU与BMC芯片通信需依赖LPC(Low Pin Count)物理通路，因此CPU需要等待PCH外设初始化完成后，与BMC数据交互才可以进行，主控CPU与BMC之间的通信因PCH初始化受到迟滞。

基于上述分析，本公开旨在提供一种基于硬件复用通道的BIOS启动方法及设备，通过软件设计在BIOS启动早期阶段完成通道初始化，使其在上电后更快的支持PCIE/SATA等协议。本公开提供的主机设备的硬件设计中，CPU与BMC芯片通过硬件复用通道直连，CPU在上电早期就可以提前访问BMC，无需等待PCH、LPC等外围通道设备初始化，有效地降低了控制芯片间通信耦合度，简化了硬件主板连接设计。

此外，本公开将BIOS固件程序内置在BMC外挂的非易失性存储器(例如NANDFlash)中，利用非易失性存储器断电数据不丢失的特性，可以方便的实现远程启动BIOS机制，可省去使用单独的SPI接口的闪存Flash作为BIOS固件的载体。BMC芯片启动后，就可以直接从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC芯片内集成的较大的内存空间(例如512M)内执行，由此可以大大提升原本的SEC&PEI阶段提升执行效率，可扩展更加丰富的模块功能。

图2为本公开一实施例提供的CPU与BMC通过硬件复用通道直连的硬件结构示意图。如图所示，从硬件抽象来看，CPU控制芯片内部由不同的控制模块封装而成，例如内存控制器(Memory Controller)负责CPU与内存通信、读写数据。输入/输出控制器(I/OController)主要负责CPU与外部I/O设备进行I/O数据交互通信。在硬件设计上，通常将I/O物理通道预先按照硬件功能，单独划分为PCIE通道、SATA通道等用于支持对应的外设。

本公开针对CPU的I/O控制器的物理通道不作单一功能划分，将其设计为一种特殊的硬件复用通道，该硬件复用通道可根据外设类型切换为PCIE、SATA或USB等协议通道，从软件设计上动态的进行上层协议封装，从而支持连接不同的外设。以图2为例，在CPU的I/O控制器与BMC芯片之间在硬件复用通道上建立PCIE协议通道，实现CPU与BMC直连。

为实现CPU与BMC通过硬件复用通道直连，需要结合主板设计，通过主板上CPU内的芯片控制系统的一个或多个通用型输入输出(General-Purpose Input/Output，GPIO)管脚(pin)的不同电平状态来区分当前通道的通道类型，BMC通过获取GPIO pin的电平状态来判断当前需要配置I/O的通道类型(例如PCIE/SATA/USB等)；根据当前获取的通道类型，跳转至相应的协议模块入口执行驱动协议初始化动作。

本公开一实施例中，将CPU与BMC芯片通过硬件复用通道直连，CPU与BMC芯片之间的硬件复用通道的通道类型为PCIE协议通道，CPU直接连接BMC主控芯片，BMC在BIOS启动早期阶段完成CPU及硬件复用通道初始化后，CPU就可快速访问BMC芯片并进行信息交互，无需等待PCH、LPC等外围通道设备初始化。

为实现本公开之发明目的，需要进行硬件和软件两方面的改进设计，以下就软件层面的改进进行说明。

统一可扩展固件接口(Unified Extensible Firmware Interface，UEFI)BIOS启动过程通常需要经历以下几个阶段：

安全(Security，SEC)阶段->前置EFI初始化(Pre-EFI Initialization，PEI)阶段->驱动执行环境(Driver Execution Environment，DXE)阶段->启动设备选择(BootDevice Select，BDS)阶段->LIVEOS阶段，具体每个阶段功能作用本公开不做过多赘述，可参考UEFI BIOS规范文档。

图3为BIOS固件程序编译后生成的二进制BIN文件中各阶段对应程序模块在文件中的分布情况示意图，SEC对应的程序模模块位于BIOS固件程序的起始位置。

图4为本公开一实施例中基于硬件复用通道的BIOS启动方法的步骤流程示意图，该方法包括步骤：

S401.BMC上电后，从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC外挂的易失性存储器中；

本公开实施例中，将BIOS固件程序写入到BMC外挂的非易失性存储器中，在BMC芯片上电后，即可将BMC外挂的非易失性存储器内的BIOS固件程序加载到BMC芯片外挂的易失性存储器中执行。其中，非易失性存储器可以为NAND Flash闪存、等；易失性存储器可以为双倍数据速率(Double Data Rate，DDR)存储器、随机存取存储器(Random Access Memory，RAM)等。

S402.BMC在外挂的易失性存储器内执行BIOS固件程序；

BMC会首先从固定地址开始执行，第一条执行指令的地址是固定的，例如BMC上电后跳转到0xFFFFFFF0地址取指令执行，然后跳转到SEC程序地址位置，到这个地址后执行的代码是由前期的汇编代码编译后的指令，汇编代码主要是对CPU的初始化。

S403.在BIOS固件程序的SEC阶段，优先初始化CPU与BMC之间的硬件复用通道；

UEFI BIOS启动过程中，BIOS固件程序在SEC前期阶段汇编代码执行完成对CPU初始化操作后会建立C语言执行环境，然后跳转到C代码中去执行。当C环境准备完毕后，也就具备了本公开软件实现的基础环境。本公开一实施例中，在SEC阶段中将控制权转移到PEI核心(Pass Control into PEI Core)后，在C环境中的SecStartupPhase2步骤内完成CPU与BMC之间的硬件复用通道的初始化。

S404.CPU通过硬件复用通道与BMC进行信息交互。

基于本公开提供的硬件复用通道的设计，在设备上电后，BMC可优先初始化硬件复用通道，打通CPU与BMC之间直接的信息交互通道，使得CPU可以直接通过硬件复用通道访问BMC芯片。在本公开一实施例中，该硬件复用通道可采用PCIE协议通道类型。

与通过PCH和CPU cach执行BIOS固件程序相比，BIOS早期(SEC阶段和PEI阶段)启动阶段的启动速度不再受限于SPI接口的闪存读写速度及CPU Cache的容量限制，BIOS后期(DXE阶段和BDS阶段)启动阶段也无需等待系统主内存初始化完成就可以继续执行，显著缩短BIOS固件启动时间。

本公开中的中央处理器CPU也可以是网络处理器(Network Processor，NP)、数字信号处理器(Digital Signal Processing，DSP)、专用集成电路(Application SpecificIntegrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)等。

应当认识到，本公开的实施例可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术，包括配置有计算机程序的非暂时性存储介质在计算机程序中实现，其中如此配置的存储介质使得计算机以特定和预定义的方式操作。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。此外，可按任何合适的顺序来执行本公开描述的过程的操作，除非本公开另外指示或以其他方式明显地与上下文矛盾。本公开描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。

进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本公开的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RAM、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所述步骤的指令或程序时，本公开所述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本公开所述的方法和技术编程时，本公开还包括计算机本身。

以上所述仅为本公开的实施例而已，并不用于限制本公开。对于本领域技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种基于硬件复用通道的BIOS启动方法，其特征在于，所述方法包括：

基板管理控制器BMC上电后，从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC外挂的易失性存储器中；

BMC在外挂的易失性存储器内执行BIOS固件程序；

在BIOS固件程序的安全SEC阶段，优先初始化中央处理器CPU与BMC之间的硬件复用通道；

在硬件复用通道初始化完成后，CPU通过硬件复用通道与BMC进行信息交互。

2.根据权利要求1所述的方法，其特征在于，

所述CPU和BMC通过通用型输入输出GPIO管脚的不同电平状态来区分所述硬件复用通道的通道类型；

所述BMC根据所述硬件复用通道的通道类型，跳转至相应的协议模块入口执行驱动协议初始化动作。

3.根据权利要求1所述的方法，其特征在于，

所述CPU与BMC之间的硬件复用通道采用PCIE协议通道类型。

4.根据权利要求1所述的方法，其特征在于，

所述BMC在BIOS固件程序的SEC阶段的前期阶段汇编代码部分完成CPU初始化后建立C语言执行环境；

在C语言执行环境中完成CPU与BMC之间的硬件复用通道的初始化。

5.根据权利要求1所述的方法，其特征在于，

所述BMC外挂的非易失性存储器为NAND闪存，所述BMC外挂的易失性存储器为DDR存储器。

6.一种基于硬件复用通道的BIOS启动装置，其特征在于，该装置包括：中央处理器CPU、基板管理控制器BMC、非易失性存储器、易失性存储器、硬件复用通道；

所述CPU与所述BMC通过所述硬件复用通道直连；

所述非易失性存储器外挂于所述BMC上，用于存储BIOS固件程序；

所述易失性存储器外挂于所述BMC上，用于执行所述BIOS固件程序；

所述BMC在上电后，从BMC外挂的非易失性存储器中加载BIOS固件程序到BMC外挂的易失性存储器中，在所述易失性存储器内执行BIOS固件程序；

所述BMC在BIOS固件程序的安全SEC阶段，优先初始化所述硬件复用通道；

在硬件复用通道初始化完成后，所述CPU通过硬件复用通道与BMC进行信息交互。

7.根据权利要求6所述的装置，其特征在于，

所述CPU和BMC通过通用型输入输出GPIO管脚的不同电平状态来区分所述硬件复用通道的通道类型；

所述BMC根据所述硬件复用通道的通道类型，跳转至相应的协议模块入口执行驱动协议初始化动作。

8.根据权利要求6所述的装置，其特征在于，

所述CPU与BMC之间的硬件复用通道采用PCIE协议通道类型。

9.根据权利要求6所述的装置，其特征在于，

所述BMC在BIOS固件程序的SEC阶段的前期阶段汇编代码部分完成CPU初始化后建立C语言执行环境；在C语言执行环境中完成CPU与BMC之间的硬件复用通道的初始化。

10.根据权利要求6所述的装置，其特征在于，

所述BMC外挂的非易失性存储器为NAND闪存，所述BMC外挂的易失性存储器为DDR存储器。

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