CN102508808A

CN102508808A - 一种实现主芯片与扩展芯片通信的系统及方法

Info

Publication number: CN102508808A
Application number: CN2011103601548A
Authority: CN
Inventors: 程旭; 冯毅; 谢明利; 佟冬
Original assignee: BEIDA ZHONGZHI MICROSYSTEM SCIENCE AND TECHNOLOGY Co Ltd BEIJING
Current assignee: Beijing Zhongzhi Core Technology Co Ltd
Priority date: 2011-11-14
Filing date: 2011-11-14
Publication date: 2012-06-20
Anticipated expiration: 2031-11-14
Also published as: CN102508808B

Abstract

本发明披露了一种实现主芯片与扩展芯片通信的系统及方法，其中系统包括通过数据通路连接的：主芯片装置和扩展芯片装置通过协议桥模块1将主芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成主芯片总线格式的数据传输给处于第一纳米工艺的主芯片；扩展芯片装置通过协议桥模块2将扩展芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成扩展芯片总线格式的数据传输给处于第二纳米工艺的扩展芯片。本发明实现了主、扩展芯片的灵活配置，从而降低芯片的生产成本及功耗。

Description

一种实现主芯片与扩展芯片通信的系统及方法

技术领域

本发明涉及现代微处理器及其应用系统的设计，尤其涉及实现微处理器主芯片及扩展芯片通信的系统及方法。

背景技术

随着现代微处理器性能需求的增长和集成电路制造工艺的进步，有些系统芯片已采用65nm、45nm甚至更高工艺进行设计。

然而，在高速I/O接口电路中，例如SATA/PCIe/USB控制器的物理接口(PHY)部件，在65nm工艺(或更高工艺，后文均以65nm为例)下不仅设计复杂度高，而且设计、制造、封装和测试的成本也很高。由于I/O控制器不需要频繁的升级工艺，因此通过将高速I/O控制器及其PHY部件放入采用130nm工艺设计的扩展芯片中实现，不仅有利于提升基于65nm工艺的系统芯片的流片(Tape Out)成功率，而且在后续工艺升级过程中，还可以复用高速I/O扩展芯片，节省了面向新工艺再次购买高速I/O PHY部件的成本。

因此，需要提供一种用于主芯片和扩展芯片之间进行片间信息传输的系统级通信方法及其采用的协议，并对主芯片与扩展芯片的通信实现模块设计，从而为系统芯片的开发构筑良好的可扩展性和兼容性。

发明内容

本发明所要解决的技术问题是提供一种实现主芯片与扩展芯片通信的系统及方法，能够提升主芯片生产的成功率，降低微处理器系统的生产成本。

为了解决上述技术问题，本发明提供了一种实现主芯片与扩展芯片通信的系统，包括通过数据通路连接的主芯片装置和扩展芯片装置，其中：

主芯片装置，用于通过第一协议桥模块将主芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成主芯片总线格式的数据传输给处于第一纳米工艺的主芯片；

扩展芯片装置，用于通过第二协议桥模块将扩展芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成扩展芯片总线格式的数据传输给处于第二纳米工艺的扩展芯片。

进一步地，数据通路协议的包的格式包括包命令域和包内容域，其中：

包命令域，用于传输包命令字；

包内容域，用于对应于包命令字传输相应的包内容。

进一步地，数据通路协议的包含有信息包、读写请求包、写响应包、读写数据包、复位包以及复位响应包中的一种或多种；其中：

信息包，通过信息包命令字表示传输的包是信息包，通过包缓存状态域作为包内容域传输每一个接收包缓存队列的状态信息；

读写请求包，通过读写请求包命令字表示传输的包是读写请求包，包内容域含有第一标识域、读/写通道地址域以及控制信息域，其中，通过第一标识域标识主设备发出的读交易或写交易，通过读/写通道地址域表示读交易的地址或写交易的地址，通过控制信息域表示读地址通道或写地址通道上相应的控制信息；

写响应包，通过写响应包命令字表示传输的包是写响应包，包内容域含有第二标识域及写响应域，其中，通过第二标识域标识传输的写响应信息，通过写响应域传输写响应信息；

读写数据包，通过读数据包命令字表示传输的包是读数据包，通过写数据包命令字表示传输的包是写数据包，包内容域含有第三标识域和数据域，其中，通过第三标识域标识读交易数据或写交易数据，通过数据域传输读交易的数据或传输写交易的数据；

复位包，通过复位包命令字表示传输的包是复位包，通过复位信息作为所述包内容域传输开始复位的信息；

复位响应包，通过复位响应包命令字表示传输的包是复位响应包，通过复位响应信息作为包内容域传输完成复位的信息。

进一步地，第一协议桥模块或第二协议桥模块包括发送部分和接收部分，发送部分包括依次连接的包转换模块、包发送缓存队列模块、仲裁模块以及第一物理接口部件，接收部分包括依次连接的第二物理接口部件、解码模块、包接收缓存队列模块以及包解析模块，其中：

包转换模块，用于将相应芯片总线传输的数据转换成数据通路协议的包，输出给包发送缓存队列模块；

包发送缓存队列模块，用于提供多个类型的发送缓存队列，将数据通路协议的包按包类型缓存在相应类型的发送缓存队列中；

仲裁模块，用于从包发送缓存队列模块缓存在发送缓存队列里的包仲裁出一个包；

第一物理接口部件，用于将仲裁模块仲裁出的包通过数据通路发送；

第二物理接口部件，用于将从数据通路接收的包输出给解码模块；

解码模块，用于将输入的包解码成所述数据通路协议的包，输出给包接收缓存队列模块；

包接收缓存队列模块，用于提供多个类型的接收缓存队列，将数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

包解析模块，用于将包接收缓存队列模块缓存在接收缓存队列里的数据通路协议的包解析成芯片总线格式的数据输出给相应芯片。

进一步地，主芯片总线的结构和扩展芯片总线的结构均采用AXI总线的结构；第一纳米工艺的级别高于第二纳米工艺的级别。

为了解决上述技术问题，本发明提供了一种实现主芯片与扩展芯片通信的方法，包括：

处于第一纳米工艺的主芯片装置通过第一协议桥模块将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；处于第二纳米工艺的扩展芯片装置通过第二协议桥模块将扩展芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出。

进一步地，该方法还包括：

主芯片装置通过第一协议桥模块将通过数据通路输入的外部的包解析成主芯片总线格式的数据，传输给处于第一纳米工艺的主芯片；扩展芯片装置通过第二协议桥模块将通过所述数据通路输入的外部的包解析成扩展芯片总线格式的数据，传输给处于第二纳米工艺的扩展芯片。

包命令域，用于传输包命令字；

包内容域，用于对应于包命令字传输相应的包内容。

信息包，通过信息包命令字表示传输的包是信息包，通过包缓存状态域作为所述包内容域传输每一个接收包缓存队列的状态信息；

进一步地，主芯片装置通过第一协议桥模块将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；或者，扩展芯片装置通过第二协议桥模块将扩展芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出，具体包括：

将相应芯片总线传输的数据转换成数据通路协议的包，并将数据通路协议的包按包类型缓存在相应类型的发送缓存队列中；

当多个发送缓存队列里均有包时，从发送缓存队列里的包里仲裁选出一个包，通过第一物理接口经数据通路发送。

进一步地，主芯片装置通过第一协议桥模块将通过数据通路传输的外部的包解析成主芯片总线格式的数据，传输给处于第一纳米工艺的主芯片；或者，扩展芯片装置通过第二协议桥模块将通过数据通路传输的外部的包解析成扩展芯片总线格式的数据，传输给处于第二纳米工艺的扩展芯片，具体包括：

通过第二物理接口从数据通路接收外部的包；

将外部的包解码成所述数据通路协议的包，并将数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

将缓存在接收缓存队列中所述通路协议的包解析成相应芯片总线格式的数据传输给相应芯片。

进一步地，主芯片总线的结构和所述扩展芯片总线的结构均采用AXI总线的结构；第一纳米工艺的级别高于所述第二纳米工艺的级别。

本发明根据ARM公司提出的AXI(Advanced eXtensible Interface)总线协议规定的总线交易信号时序，将主芯片和扩展芯片间数据转换成包格式的数据，并作为两种芯片间传输数据的UniLink协议分别对主芯片和扩展芯片之间的数据打包和解包，实现系统中主芯片和扩展芯片的灵活配置，从而能够在不增加通信时间的前提下降低主芯片和扩展芯片的生产成本及功耗。

附图说明

图1为本发明的实现主芯片与扩展芯片通信系统实施例的结构框图；

图2为将图1中主芯片的协议桥模块1实施例和扩展芯片的协议桥模块2实施例的结构展开的示意图；

图2a为图2所示的协议桥模块具体实例的原理框图(附图中图2置于图2a之后)；

图3为本发明实现主芯片和扩展芯片通信的数据通路协议的格式；

图3a为图3所示的数据通路协议中信息包的一般格式；

图3b为图3a所示信息包的一个具体实例的格式；

图4为图3所示的数据通路协议中读写请求包的一般格式；

图4a为图4所示的读写请求包一个具体实例的格式；

图5为本发明的实现主芯片和扩展芯片之间通信的写响应包格式；

图5a为图5所示的写响应包一个具体实例的格式；

图6为图3所示的数据通路协议中读写数据包的一般格式；

图6a为图6所示的读写数据包的一个具体实例的格式；

图7为图3所示的数据通路协议中复位包的一般格式；

图7a为图7所示的复位包的一个具体实例的格式；

图8为本发明的扩展芯片发送给主芯片的复位响应包实施例的格式；

图9为本发明的实现主芯片和扩展芯片之间通信的复位时序图；

图10为本发明的实现主芯片和扩展芯片之间通信的复位流程图。

具体实施方式

以下结合附图和优选实施例对本发明的技术方案进行详细地阐述。应该理解，以下例举的实施例仅用于说明和解释本发明，而不构成对本发明技术方案的限制。

本发明提供的实现主芯片与扩展芯片通信的系统实施例，其结构如图1所示，包括通过数据通路连接的主芯片装置和扩展芯片装置，其中：

主芯片装置，用于通过协议桥模块1将主芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成主芯片总线格式的数据提供给处于第一纳米工艺的主芯片；

扩展芯片装置，用于通过协议桥模块2将扩展芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成扩展芯片总线格式的数据，提供给处于第二纳米工艺的扩展芯片。

主芯片装置协议桥模块1或扩展芯片装置中协议桥模块2实施例的结构，均如图2中所示。由于协议桥模块1和协议桥模块2是对称的，故在此可只讨论其中任何一个模块，直到在涉及到芯片线宽(例如主芯片采用65nm工艺，扩展芯片为130nm工艺)时，才分成面向主芯片装置的模块和面向扩展芯片装置的模块。因此，以下将以其中任何一个作为通用的协议桥模块实施例进行结构展开描述。

协议桥模块实施例包括发送部分(协议桥模块1中箭头向下)和接收部分(协议桥模块1中箭头向上)，其中发送部分包括依次连接的包转换模块、包发送缓存队列模块、仲裁模块以及PHY部件1；接收部分包括依次连接的PHY部件2、解码模块、包接收缓存队列模块以及包解析模块，其中：

包发送缓存队列模块，用于提供多个类型的发送缓存队列，将输入的数据通路协议的包按包类型缓存在相应类型的发送缓存队列中；

仲裁模块，用于从包发送缓存队列模块缓存在各发送缓存队列里的包中仲裁选出一个包(仲裁策略譬如选用Round-Robin和优先级等算法)；

PHY部件1，用于将仲裁模块仲裁选出的包通过数据通路发送；

PHY部件2，用于将从数据通路接收的包输出给解码模块；

解码模块，用于将输入的包解码成数据通路协议的包，输出给包接收缓存队列模块；

包接收缓存队列模块，用于提供多个类型的接收缓存队列，将输入的数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

包解析模块，用于将包接收缓存队列模块缓存在各接收缓存队列中通路协议的包解析成相应芯片总线格式的数据，输出给相应芯片。

在上述系统实施例中，第一纳米工艺的级别高于第二纳米工艺的级别；其中，第一纳米工艺譬如为65nm，第二纳米工艺譬如为130nm工艺；或者第一纳米工艺为45nm工艺，第二纳米工艺譬如为65nm。

在上述系统实施例中，主芯片总线和扩展芯片总线均采用AXI总线结构，请参见图1和图2。

本发明根据AXI总线协议规定的总线交易信号时序，设计了将主芯片和扩展芯片相互通信的数据转换成同一种包格式的包，用这种包格式的包作为两种芯片间传输数据的数据通路协议，以达到主芯片和扩展芯片灵活配置的目的(例如，用不同工艺实现的主芯片和扩展芯片之间的数据传输)。

在上述系统实施例中，数据通路协议的包的一般格式如图3所示，包括包命令域和包内容域，其中：

包命令域，用于传输各自不同的包命令字；

包内容域，用于对应于不同的包命令字传输相应的包内容。

在上述系统实施例中，数据通路协议的包含有信息包、读写请求包、写响应包、读写数据包、复位包以及复位响应包中的一种或多种。

在上述系统实施例中，数据通路协议中的信息包的一般格式如图3a所示，包括信息包命令字和包队列状态域，其中：

信息包命令字，用于表示传输的包是信息包；

包缓存状态域，用于对应于信息包命令字传输每一个接收包缓存队列的状态信息。

在上述系统实施例中，协议桥模块1和协议桥模块2分别采用AXI-UniLink协议，数据通路采用高速差分信号的双数据速率(DDR，DoubleData Rate)PAD技术，则信息包的一个具体实施例UniLink信息包的格式如图3b所示，包括3位的信息包命令字和5位的包缓存队列状态域，其中：

信息包命令字CMD＝3’b000表示传输的包是信息包；

5位包缓存队列状态域通过每一位表示一个包缓存队列的状态，当该位为第一电平(譬如为高电平)表示相应的包缓存队列(FIFO)的状态为快空(almost empty)，当该位为第二电平(譬如为低电平)表示相应的FIFO的状态为满(full)。

以主芯片装置发送给扩展芯片装置的信息包为例说明，可参见图2a。主芯片装置的协议桥模块1中有5个上行通道的FIFO(箭头朝上)，分别对应于：作为AXI总线主设备时的读数据FIFO和写响应FIFO，作为从设备时的读地址FIFO、写地址FIFO和写数据FIFO，因此需要5位来表明每一个通道的FIFO的状态是almost empty还是full，由此来告知扩展芯片是否继续上行发送相应的包。

主芯片如果没有下行数据要发送，即当数据通路空闲时，则依照各通道FIFO的状态决定是否输出almost empty信号形成信息包中相应的状态位，以下行信息包的形式告知扩展芯片可上行发送给主芯片的包种类。

扩展芯片装置的协议桥模块2采用5个计数器来记录主芯片装置中各个FIFO空闲区的大小：1)当扩展芯片接收到主芯片发送过来的信息包，且对应的包缓存队列状态位为1，则将相应计数器的初始值设为相应FIFO的总大小(表示相应FIFO为空)；2)每当向主芯片发送一种类型的包，将相应的计数器减1；3)当该计数器减为0时，表明主芯片中存放此类型包的FIFO已满，则不再向主芯片发送此类型的包，直至又收到主芯片发送的信息包后将计数器重置。

由于扩展芯片装置中的协议桥模块2和主芯片装置中的协议桥模块1是对称的，因此扩展芯片发送给主芯片的信息包以及主芯片对收到的信息包的处理，类似于上面讲述的主芯片发送给扩展芯片的信息包时扩展芯片的处理。

在扩展芯片接收数据时需要通知主芯片其接收FIFO的状态，协议桥模块2中有5个FIFO分别对应于：作为主设备时的读数据FIFO和写响应FIFO，作为从设备时的读地址FIFO、写地址FIFO和写数据FIFO，因此需要5位来表明每一个FIFO的状态是almost empty还是满，由此来告知主芯片是否继续下行发送相应的包。

为了节省DDR PAD上的信号数量，通过UniLink信息包方式除了传输包缓存队列的状态外，还传输扩展芯片上的中断信息，因此需要在上行的UniLink信息包中加入中断信息域，如图3b所示的第二个字节为中断信息域(Interrupt[7:0])。因为下行没有中断信息，所以下行的UniLink信息包的第二个字节为保留位(Reserved)。

数据通路协议中的读写请求包的一般格式如图4所示，包括请求包命令字、标识域1以及读/写通道地址域和控制信息域，其中：

请求包命令字，用于表示传输的包是读或写请求包；

标识域1，用于标识主设备发出的读交易或写交易；

读/写通道地址域，用于表示读交易的地址或写交易的地址；

控制信息域，用于表示读/写地址通道上相应的控制信息。

读写请求包的一个具体实例UniLink读写请求包的格式如图4a所示，包括3位的请求包命令字、1个字节的标识域、4个字节的读/写通道地址域以及控制信息域，其中：

当请求包命令字为CMD＝3’b010，表示传输的包是读交易请求包；当请求包命令字为CMD＝3’b001，表示传输的包是写交易请求包；

8位标识域(ID[7:0])，通过低4位([3:0])区分同一主设备的发出的outstanding交易，通过高4位([7:4])区分发出交易的不同主设备；

4个字节的读/写通道地址域(address)，针对读请求命令字CMD＝3’b010传输读交易的32位地址，针对写请求命令字CMD＝3’b001传输写交易的32位地址；

控制信息域通过多个控制信息域表示读地址通道或写地址通道上相应的控制信息，包括缓存类型(Cache)、锁定类型(Lock)、突发长度(Length)、保护类型(Prot)、突发类型(Burst)及尺寸(Size)，它们均为AXI总线协议规定的总线交易相应的控制信号，与本发明无关，故此不必叙述。

数据通路协议中的写响应包的一般格式如图5所示，包括写响应命令字、写响应域以及标识域2，其中：

写响应命令字，用于表示传输的包是写响应包；

标识域2，用于标识传输的写响应信息；

写响应域，用于传输写响应信息。

写响应包的一个具体实例UniLink写响应包的格式如图5a所示，包括3位的写响应包命令字、8位的标识域以及2位的写响应域，其中：

写响应包命令字(CMD＝3’b011)表示传输的包是写响应包；

8位标识域(ID[7:0])，与读写请求包的标识域1的写交易标识相对应，表明从设备响应的是哪个写交易；

2位写响应域(RESP[1:0])表示写交易的状态(具体内容参见AXI总线协议)。

数据通路协议中的读写数据包的一般格式如图6所示，包括数据包命令字、标识域3以及数据域，其中：

数据包命令字，用于通过读数据命令字表示传输的包是读数据包，通过写数据命令字表示传输的包是写数据包；

标识域3，用于标识读交易数据或写交易数据；

数据域，用于针对读数据命令字传输读交易的数据，或针对写数据命令字传输写交易的数据。

数据包的一个具体实例UniLink数据包的格式如图6a所示，包括3位的数据包命令字、8位的标识域以及4个字节的数据域，其中：

当数据包命令字为CMD＝3’b100，表示传输的包是读数据包；当数据包命令字为CMD＝3’b101，表示传输的包是写数据包；

8位标识域(ID[7:0])，与读写请求包中的标识域相对应，表明传输的是哪个读/写交易的数据；

数据域(data)，针对读数据命令字CMD＝3’b100传输读数据通道的32位数据，针对写数据命令字CMD＝3’b101传输写数据通道的32位数据。

此外，该UniLink数据包还通过多个控制信息域表示读数据通道或写数据通道上相应的控制信息，包括STRB/RRSEP及Last多个信息，它们均为AXI总线协议规定的总线交易相应的控制信号，与本发明无关，故不必描述。

在上述系统实施例中，在协议桥模块1、协议桥模块2传输数据包之前，需要进行复位操作，协议桥模块1完成复位操作后发送复位包给扩展芯片；协议桥模块2接收到复位包后开始复位操作，完成复位操作后发送复位响应包通知协议桥模块1。

数据通路协议中的复位包的一般格式如图7所示，包括复位包命令字、复位信息，其中：

复位包命令字，用于表示传输的包是复位包；

复位信息，用于传输开始复位的信息。

当主芯片完成延迟锁相环(DLL，Delay-Locked Loop)初始化后，通过复位包的复位信息通知扩展芯片开始复位。

上述复位包的复位信息是多位的，这样设计是为了保证即使主芯片与扩展芯片的时间不同步，扩展芯片也能检测到复位包。

复位包的一个具体实例UniLink复位包的格式如图7a所示，包括3位的复位包命令字CMD＝3’b111和29位全部为1的复位信息。

数据通路协议中复位响应包的一般格式可包括复位响应包命令字、多位复位信息，其中：

复位响应包命令字，用于表示传输的包是复位响应包；

多位复位信息，用于扩展芯片通知主芯片完成复位操作。

复位响应包的具体实施例如图8所示，包括3位的复位响应包命令字CMD＝3’b110和5位全部为1的复位响应信息。

本发明针对上述系统实施例，相应地还提供实现主芯片与扩展芯片通信的方法实施例，涉及通过数据通路连接的主芯片装置和扩展芯片装置，该方法包括：

主芯片装置通过协议桥模块1将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；扩展芯片装置通过协议桥模块2将扩展芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出。

上述方法实施例还包括：

主芯片装置通过协议桥模块1将通过数据通路传输的外部的包解析成各自总线格式的数据，提供给处于第一纳米工艺的主芯片；扩展芯片装置通过协议桥模块2将通过数据通路传输的外部的包解析成各自总线格式的数据，提供给处于第二纳米工艺的扩展芯片。

在上述方法实施例中，主芯片装置通过协议桥模块1将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；或者，扩展芯片装置通过协议桥模块2将扩展芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出，具体包括：

当多个发送缓存队列里均有包时，从发送缓存队列里的包中仲裁出一个包，通过PHY部件1经数据通路发送。

在上述方法实施例中，主芯片装置通过协议桥模块1将通过数据通路传输的外部的包解析成各自总线格式的数据，提供给处于第一纳米工艺的主芯片；或者，扩展芯片装置通过协议桥模块2将通过数据通路传输的外部的包解析成各自总线格式的数据，提供给处于第二纳米工艺的扩展芯片，具体包括：

通过PHY部件2从数据通路接收外部的包；

将外部的包解码成数据通路协议的包，并将数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

将缓存在各接收缓存队列中通路协议的包解析成相应芯片总线格式的数据传输到相应芯片总线上。

在上述方法实施例中，

数据通路协议的包的格式包括包命令域和包内容域，其中：

包命令域，用于传输各自不同的包命令字；

包内容域，用于对应于不同的包命令字传输不同的通信内容。

在上述方法实施例中，数据通路协议的包含有：信息包、读写请求包、写响应包、读写数据包、复位包以及复位响应包中的一种或多种。

在上述方法实施例中，信息包的格式包括信息包命令字和作为包内容域的包队列状态域，其中：

信息包命令字，用于表示传输的包是信息包；

包缓存状态域，用于传输每一个接收包缓存的状态信息。

在上述方法实施例中，读写请求包的格式包括请求包命令字，包内容域含有标识域1以及读/写通道的地址域和控制信息域，其中：

请求包命令字，用于表示传输的包是读或写请求包；

标识域1，用于标识主设备发出的读交易或写交易；

读/写通道地址域，用于表示读通道的地址或写通道的地址；

控制信息域，用于表示读/写通道的地址域相应的控制信息。

在上述方法实施例中，写响应包的格式包括写响应命令字，包内容域包括写响应域以及标识域2，其中：

写响应命令字，用于表示传输的包是写响应包；

标识域2，用于标识发出的写响应信息；

写响应域，用于传输写响应信息。

在上述方法实施例中，读写数据包的格式至少包括数据包命令字，包内容域包括数据域以及标识域3，其中：

标识域3，用于标识读交易数据或写交易数据；

数据域，用于针对读数据命令字传输读通道上的数据，或针对写数据命令字传输写通道上的数据。

上述方法实施例中，在协议桥模块1、协议桥模块2传输数据包之前，还包括：

协议桥模块1完成复位操作后发送复位包给扩展芯片；

协议桥模块2接收到复位包后开始复位操作，完成复位操作后发送复位响应包通知协议桥模块1。

数据通路协议中的复位包包括复位包命令字、复位信息域，其中：

复位包命令字，用于表示传输的包是复位包；

复位信息域，用于通过复位信息通知扩展芯片开始复位。

在上述方法实施例中，

数据通路协议中复位响应包的一般格式可包括复位响应包命令字、复位响应信息域，其中：

复位响应包命令字，用于表示传输的包是复位响应包；

复位响应信息域，用于通过复位响应信息通知主芯片已完成复位。

如图10所示，表示了主芯片装置和扩展芯片装置的复位流程实施例，它是在系统上电、启动时钟及维持稳定条件后执行的，包括如下步骤：

110：主芯片装置配置寄存器；

120：完成DLL初始化；

130：主芯片装置发送复位包至扩展芯片装置，并得到扩展芯片装置返回的复位响应包；

主芯片发送复位包给扩展芯片；扩展芯片接收到复位包后开始复位操作，完成复位操作后发送复位响应包通知主芯片。

140：判断是否进行Data_eye_training，是则执行下一步骤，否则结束流程；

根据寄存器配置情况，选择是否对主芯片和扩展芯片的读写数据通道进行Data Eye Training操作，即针对PHY接口为保证数据通路能正确采集数据而引入的电路结构相应的操作。Data Eye Training可以用于对读通道及写通道的dqs(具体描述参见JDEC标准)进行调整；通过对读写通路dqs进行延迟调整，以获得数据传输的最大噪声容限及最小数据错误率。

150：进行Data Eye Training，结束流程。

主芯片装置和扩展芯片装置通信前的复位时序如图9所示，其中CK为时钟信号，RESET#为复位信号。主芯片装置的复位包括相关寄存器的初始配置和DLL初始化；主芯片装置完成复位后发送复位包；扩展芯片装置收到复位包并检测到复位信息(复位信息域中的所有位均为1)，开始复位操作，包括对PHY部件中所有寄存器的初始化等，在等待扩展芯片复位需要的最大时间间隔后，完成复位操作，并向主芯片装置返回复位响应包，然后开始DataEye Training过程。

在上述方法施例中，第一纳米工艺的级别高于第二纳米工艺的级别；其中，第一纳米工艺譬如为65nm工艺，第二纳米工艺譬如为130纳米工艺；或者第一纳米工艺为45nm工艺，第二纳米工艺譬如为65nm。在上述方法实施例中，主芯片总线和扩展芯片总线均采用AXI总线接口。

本发明的实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人员能够了解本发明的内容并据以实施，凡根据本发明实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims

1.一种实现主芯片与扩展芯片通信的系统，包括通过数据通路连接的主芯片装置和扩展芯片装置，其特征在于：

2.按照权利要求1所述的系统，其特征在于，所述数据通路协议的包的格式包括包命令域和包内容域，其中：

包命令域，用于传输包命令字；

包内容域，用于对应于所述包命令字传输相应的包内容。

3.按照权利要求2所述的系统，其特征在于，所述数据通路协议的包含有信息包、读写请求包、写响应包、读写数据包、复位包以及复位响应包中的一种或多种；其中：

读写请求包，通过读写请求包命令字表示传输的包是读写请求包，所述包内容域含有第一标识域、读/写通道地址域以及控制信息域，其中，通过第一标识域标识主设备发出的读交易或写交易，通过读/写通道地址域表示读交易的地址或写交易的地址，通过控制信息域表示读地址通道或写地址通道上相应的控制信息；

写响应包，通过写响应包命令字表示传输的包是写响应包，所述包内容域含有第二标识域及写响应域，其中，通过第二标识域标识传输的写响应信息，通过写响应域传输写响应信息；

读写数据包，通过读数据包命令字表示传输的包是读数据包，通过写数据包命令字表示传输的包是写数据包，所述包内容域含有第三标识域和数据域，其中，通过第三标识域标识读交易数据或写交易数据，通过数据域传输读交易的数据或传输写交易的数据；

复位响应包，通过复位响应包命令字表示传输的包是复位响应包，通过复位响应信息作为所述包内容域传输完成复位的信息。

4.按照权利要求1至3任一项所述的系统，其特征在于，第一协议桥模块或第二协议桥模块包括发送部分和接收部分，发送部分包括依次连接的包转换模块、包发送缓存队列模块、仲裁模块以及第一物理接口部件，接收部分包括依次连接的第二物理接口部件、解码模块、包接收缓存队列模块以及包解析模块，其中：

包转换模块，用于将相应芯片总线传输的数据转换成所述数据通路协议的包，输出给包发送缓存队列模块；

包发送缓存队列模块，用于提供多个类型的发送缓存队列，将所述数据通路协议的包按包类型缓存在相应类型的发送缓存队列中；

仲裁模块，用于从包发送缓存队列模块缓存在所述发送缓存队列里的包仲裁出一个包；

第一物理接口部件，用于将仲裁模块仲裁出的包通过所述数据通路发送；

第二物理接口部件，用于将从所述数据通路接收的包输出给解码模块；

包接收缓存队列模块，用于提供多个类型的接收缓存队列，将所述数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

包解析模块，用于将包接收缓存队列模块缓存在所述接收缓存队列里的所述数据通路协议的包解析成芯片总线格式的数据输出给相应芯片。

5.按照权利要求1至3任一项所述的系统，其特征在于，所述主芯片总线的结构和所述扩展芯片总线的结构均采用AXI总线的结构；所述第一纳米工艺的级别高于所述第二纳米工艺的级别。

6.一种实现主芯片与扩展芯片通信的方法，其特征在于，包括：

处于第一纳米工艺的主芯片装置通过第一协议桥模块将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；处于第二纳米工艺的扩展芯片装置通过第二协议桥模块将扩展芯片总线传输的数据转换成所述数据通路协议中的包，通过数据通路输出。

7.按照权利要求6所述的方法，其特征在于，还包括：

所述主芯片装置通过第一协议桥模块将通过所述数据通路输入的外部的包解析成主芯片总线格式的数据，传输给处于第一纳米工艺的主芯片；所述扩展芯片装置通过第二协议桥模块将通过所述数据通路输入的外部的包解析成扩展芯片总线格式的数据，传输给处于第二纳米工艺的扩展芯片。

8.按照权利要求6或7所述的方法，其特征在于，所述数据通路协议的包的格式包括包命令域和包内容域，其中：

包命令域，用于传输包命令字；

包内容域，用于对应于所述包命令字传输相应的包内容。

9.按照权利要求8所述的方法，其特征在于，所述数据通路协议的包含有信息包、读写请求包、写响应包、读写数据包、复位包以及复位响应包中的一种或多种；其中：

10.按照权利要求6所述的方法，其特征在于，所述主芯片装置通过第一协议桥模块将主芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出；或者，所述扩展芯片装置通过第二协议桥模块将扩展芯片总线传输的数据转换成数据通路协议中的包，通过数据通路输出，具体包括：

将相应芯片总线传输的数据转换成数据通路协议的包，并将所述数据通路协议的包按包类型缓存在相应类型的发送缓存队列中；

当多个发送缓存队列里均有所述包时，从所述发送缓存队列里的包里仲裁选出一个包，通过第一物理接口经所述数据通路发送。

11.按照权利要求6所述的方法，其特征在于，所述主芯片装置通过第一协议桥模块将通过所述数据通路传输的外部的包解析成主芯片总线格式的数据，传输给处于第一纳米工艺的主芯片；或者，所述扩展芯片装置通过第二协议桥模块将通过所述数据通路传输的外部的包解析成扩展芯片总线格式的数据，传输给处于第二纳米工艺的扩展芯片，具体包括：

通过第二物理接口从所述数据通路接收所述外部的包；

将所述外部的包解码成所述数据通路协议的包，并将所述数据通路协议的包按包类型缓存在相应类型的接收缓存队列中；

将缓存在所述接收缓存队列中所述通路协议的包解析成相应芯片总线格式的数据传输给相应芯片。

12.按照权利要求6、7、9至11任一项所述的方法，其特征在于，所述主芯片总线的结构和所述扩展芯片总线的结构均采用AXI总线的结构；所述第一纳米工艺的级别高于所述第二纳米工艺的级别。