CN108108149B - 一种基于分离统计高效收集的性能统计电路 - Google Patents
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Abstract
本发明属于集成电路技术领域，公开了一种基于分离统计高效收集的性能统计电路，包含可配置参数寄存器1、采样计数器2、锁定计数器3、FIFO及写、读FIFO逻辑4。本发明能够根据所需采样周期，在规定时刻采样所有需要收集性能统计数据的寄存器中的锁定值，将所采样数据通过写通路写入本单元的数据缓冲FIFO中，当存入FIFO的值满足通过AXI总线向DDR写数据的最大burst长度或当前统计数据读取完毕时，一次性将FIFO中的数据以burst的形式通过AXI总线存入DDR中。可准确高效的收集并存储不同模块的数据并最终发送至存储设备，支持主机配置本模块功能的开启及关闭、采集频率、存储地址等信息。
Description
技术领域
本发明属于集成电路技术领域，涉及一种基于分离统计高效收集的性能统计电路的设计。
背景技术
在大型处理器设计中，需要根据各个模块的执行情况来判断处理器的性能。这就需要有一个功能单元在一定的频率下同时收集各个分离模块的性能统计数据，该功能单元不仅要求能准确的收集分离模块的性能统计数据，还要求能匹配各个分离模块的寄存器、写入本单元通路及由本单元写入存储器通路之间的数据位宽，要同时保证收集与存储的高效。
发明内容
本发明的目的是：
本发明公开了一种基于分离统计高效收集的性能统计电路，用于在同一时刻收集分离的各个模块各自产生的性能统计数据。
本发明的技术解决方案是：
一种基于分离统计高效收集的性能统计电路，包含可配置参数寄存器1、采样计数器2、锁定计数器3、FIFO及写、读FIFO逻辑4；
可配置参数寄存器1，接收外部主机5写入的采样统计数据所间隔的时钟周期、中断所间隔的采样次数、统计数据写入DDR的0区和1区首地址；将采样统计数据所间隔的时钟周期发送至采样计数器2，将中断所间隔的采样次数发送至锁定计数器3，将统计数据写入DDR的0区和1区首地址发送至FIFO及写、读FIFO逻辑4；
采样计数器2，每时钟周期计数一次，达到所述采样统计数据所间隔的时钟周期时，发送一锁定信号，锁存该时刻的统计数据；将性能统计锁定信号发送至外部3D引擎6和锁定计数器3；
锁定计数器3，每收到一次性能统计锁定信号，锁定计数器3便计数一次，当计数值达到所述中断所间隔的采样次数时，向主机5发送一次中断信号；
FIFO及写、读FIFO逻辑4，接收来自状态参数管理单元访问仲裁7的分离统计数据，以及来自可配置参数寄存器1的统计数据写入DDR的0区和1区首地址，
当采样计数器2发出锁定信号后，从状态参数管理单元访问仲裁读取分离统计数据，按照一定顺序写入FIFO及写、读FIFO逻辑4的FIFO中，当FIFO存储数量达到设定值或当前统计数据读取完毕后，将FIFO中的数据写入DDR存储器访问仲裁8。
FIFO及写、读FIFO逻辑4包括：写FIFO逻辑、FIFO、读FIFO逻辑；
写FIFO逻辑读取状态参数管理单元访问仲裁7的分离统计数据，将分离统计数据写入FIFO中，读FIFO逻辑将FIFO中的分离统计数据读取，并以burst形式通过AXI总线连续写入DDR存储器访问仲裁8；
在DDR中性能统计数据的存储采用双缓冲机制，分为0区和1区，其首地址由配置的参数寄存器决定，当上电复位首次存储时，将第一次上报中断前的所有性能统计采样数据均连续存储在0区，第二次上报中断前的所有性能统计采样数据均连续存储在1区，随后两区域依次交替存储。
本发明的技术效果是：
本发明提供的是一种基于分离统计高效收集的性能统计电路，能够根据所需采样周期，在规定时刻采样所有需要收集性能统计数据的寄存器中的锁定值，将所采样数据通过写通路写入本单元的数据缓冲FIFO中，当存入FIFO的值满足通过AXI总线向DDR写数据的最大burst长度或当前统计数据读取完毕时，一次性将FIFO中的数据以burst的形式通过AXI总线存入DDR中。可准确高效的收集并存储不同模块的数据并最终发送至存储设备，支持主机配置本模块功能的开启及关闭、采集频率、存储地址等信息。
附图说明
图1为本发明一种基于分离统计高效收集的性能统计电路结构图。
具体实施方式
下面结合附图和具体实施例，对本发明的技术方案进行清楚、完整地表述。显然，所表述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提所获得的所有其它实施例，都属于本发明的保护范围。
如图1所示，一种基于分离统计高效收集的性能统计电路，包含可配置参数寄存器1、采样计数器2、锁定计数器3、FIFO及写、读FIFO逻辑4；
可配置参数寄存器1，接收外部主机5写入的采样统计数据所间隔的时钟周期、中断所间隔的采样次数、统计数据写入DDR的0区和1区首地址；将采样统计数据所间隔的时钟周期发送至采样计数器2，将中断所间隔的采样次数发送至锁定计数器3，将统计数据写入DDR的0区和1区首地址发送至FIFO及写、读FIFO逻辑4；
采样计数器2，每时钟周期计数一次，达到所述采样统计数据所间隔的时钟周期时，发送一锁定信号，锁存该时刻的统计数据；将性能统计锁定信号发送至外部3D引擎6和锁定计数器3；
锁定计数器3，每收到一次性能统计锁定信号，锁定计数器3便计数一次，当计数值达到所述中断所间隔的采样次数时，向主机5发送一次中断信号；
FIFO及写、读FIFO逻辑4，接收来自状态参数管理单元访问仲裁7的分离统计数据，以及来自可配置参数寄存器1的统计数据写入DDR的0区和1区首地址，
当采样计数器2发出锁定信号后，从状态参数管理单元访问仲裁读取分离统计数据，按照一定顺序写入FIFO及写、读FIFO逻辑4的FIFO中，当FIFO存储数量达到设定值或当前统计数据读取完毕后，将FIFO中的数据写入DDR存储器访问仲裁8。
FIFO及写、读FIFO逻辑4包括：写FIFO逻辑、FIFO、读FIFO逻辑；
写FIFO逻辑读取状态参数管理单元访问仲裁7的分离统计数据，将分离统计数据写入FIFO中，读FIFO逻辑将FIFO中的分离统计数据读取，并以burst形式通过AXI总线连续写入DDR存储器访问仲裁8；
在DDR中性能统计数据的存储采用双缓冲机制，分为0区和1区，其首地址由配置的参数寄存器决定，当上电复位首次存储时，将第一次上报中断前的所有性能统计采样数据均连续存储在0区，第二次上报中断前的所有性能统计采样数据均连续存储在1区，随后两区域依次交替存储。
实施例
一种基于分离统计高效收集的性能统计电路的设计，由可配置参数寄存器、采样计数器、锁定计数器、数据缓冲FIFO和写入及读出FIFO逻辑组成。
可配置参数寄存器组成：
1、性能统计功能配置寄存器0：其中[0]位为性能数据统计功能的开启/关闭控制位，0表示功能关闭，1表示功能开启；[31:1]位保留；
2、性能统计功能配置寄存器1：其中[2：0]位为主机获取性能统计数据频率的控制，分别表示采样10，20，30，40，50，60，70，80次性能统计数据后向主机发一次收集中断请求；
3、采样性能统计数据频率控制计数器：用来设定发出一次性能数据采样信号需要经过的时钟周期数量；
4、性能统计数据缓冲区0物理地址和性能统计数据缓冲区1物理地址：第一次中断前的数据写入缓冲区0物理地址中，之后每中断一次切换一次存储地址。
5、上次性能统计功能关闭是否结束：当性能统计功能关闭后，可能需要一段时间，内部逻辑才能真正结束工作，因此当主机希望再次开启性能统计功能时，需先读取该寄存器，确认前一次统计功能关闭已结束，并清空该寄存器。
采样计数器：当性能统计功能开启后，采样计数器便开始计数，每时钟周期计数值加一；直到该计数值达到主机配置寄存器的值时，便给需要采集数据的所有单元发出一个高脉冲的数据锁存信号，同时采样计数器清零，重新开始计数；一直重复以上过程直到性能统计数据功能关闭；
锁定计数器：每当采样计数器发出一次数据锁存信号，锁定计数器计数值加一，当该计数值达到主机配置寄存器的采样次数，且读取的性能统计数据全部写到DDR后，向主机发出一次中断请求。其中，数据统计功能开启后，逻辑规定写入DDR的数据存放在主机配置寄存器的缓冲区0，因此第一次发送的中断请求是中断0，发出中断请求后切换为主机配置寄存器的缓冲区1，并将锁定计数器清0，重新开始计数，当再次达到主机配置的采样次数后，向主机发送中断1请求，发出中断请求后切换为0区，并将计数器清0，重新开始计数，一直重复以上过程直到性能统计数据功能关闭。
数据缓冲FIFO和写入及读出FIFO逻辑包括：
1、本实施例中共有七大类功能单元，每大类中分离的待收集数据的寄存器数量也各不相同，当采样计数器发出数据锁存信号后，所有分离的待收集数据的寄存器会将此刻的性能统计数据锁存下来，等待写入FIFO逻辑依次读取；
2、其中各个待收集数据的寄存器数据宽度为32bit，写入FIFO的写通路数据位宽为128bit，写入FIFO逻辑按照七大类的顺序依次进行读访问，一次读访问读取4个寄存器的性能统计数据，若最后一次读访问读取的寄存器个数不足4个，将补充无效数据在末尾，保证读访问的读数据为128bit；
3、数据缓冲FIFO的位宽为264bit，高八位为数据位字有效标志，低256位为数据位。其中写入FIFO逻辑每进行2次读访问，向FIFO中写入1次数据，第一次读访问的数据写入FIFO的[255:128]位，第二次读访问的数据写入FIFO的[127：0]位；
4、当七大类功能单元的读访问次数为奇数时，最后一次写FIFO直接将最后一次读访问得到的数据写入FIFO写数据的[255:128]位，而FIFO写数据的[127：0]位写入无效数据；
5、当FIFO中数据达到16个或所有性能统计数据读取完毕，读出FIFO逻辑将发起一次AXI总线上的burst请求，将FIFO中的数据写入DDR中，使用该方法写入DDR能够减少访问DDR的次数。
最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (3)
1.一种基于分离统计高效收集的性能统计电路，其特征在于：包含可配置参数寄存器(1)、采样计数器(2)、锁定计数器(3)、FIFO及写、读FIFO逻辑(4)；
可配置参数寄存器(1)，接收外部主机(5)写入的采样统计数据所间隔的时钟周期、中断所间隔的采样次数、统计数据写入DDR的0区和1区首地址；将采样统计数据所间隔的时钟周期发送至采样计数器(2)，将中断所间隔的采样次数发送至锁定计数器(3)，将统计数据写入DDR的0区和1区首地址并发送至FIFO及写、读FIFO逻辑(4)；
采样计数器(2)，每时钟周期计数一次，达到所述采样统计数据所间隔的时钟周期时，发送一锁定信号，锁存该时刻的统计数据，所述该时刻为发送锁定信号的时刻；将性能统计锁定信号发送至外部3D引擎(6)和锁定计数器(3)；
锁定计数器(3)，每收到一次性能统计锁定信号，锁定计数器(3)便计数一次，当计数值达到所述中断所间隔的采样次数时，向主机(5)发送一次中断信号；
FIFO及写、读FIFO逻辑(4)，接收来自状态参数管理单元访问仲裁(7)的分离统计数据，以及来自可配置参数寄存器(1)的统计数据，并写入DDR的0区和1区首地址，
FIFO及写、读FIFO逻辑(4)包括：FIFO，当采样计数器(2)发出锁定信号后，从状态参数管理单元访问仲裁读取分离统计数据，按照一定顺序写入FIFO及写、读FIFO逻辑(4)的FIFO中，当FIFO存储数量达到设定值或当前统计数据读取完毕后，将FIFO中的数据写入DDR存储器访问仲裁(8)。
2.根据权利要求1所述的一种基于分离统计高效收集的性能统计电路，其特征在于：
FIFO及写、读FIFO逻辑(4)还包括：写FIFO逻辑和读FIFO逻辑；
写FIFO逻辑读取状态参数管理单元访问仲裁(7)的分离统计数据，将分离统计数据写入FIFO中，读FIFO逻辑将FIFO中的分离统计数据读取，并以burst形式通过AXI总线连续写入DDR存储器访问仲裁(8)。
3.根据权利要求1所述的一种基于分离统计高效收集的性能统计电路，其特征在于：在DDR中性能统计数据的存储采用双缓冲机制，分为0区和1区，其首地址由配置的参数寄存器决定，当上电复位首次存储时，将第一次上报中断前的所有性能统计采样数据均连续存储在0区，第二次上报中断前的所有性能统计采样数据均连续存储在1区，随后两区域依次交替存储。
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