CN101493759B - 一种任意容量异步先入先出存储器的地址控制方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 168
- 238000000034 method Methods 0.000 title claims abstract description 33
- 230000005055 memory storage Effects 0.000 claims description 4
- 238000013461 design Methods 0.000 abstract description 9
- 230000005039 memory span Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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Abstract
本发明适用于芯片设计领域，提供了一种任意容量异步先入先出存储器的地址控制方法，所述方法包括以下步骤：预置一个与存储器内核容量相等的值作为基准值；比较存储器内核绝对地址当前值与所述基准值，若二者相等，则在对存储器执行下一个读/写操作之前，对存储器内核绝对地址当前值清零，并将外部地址的最高位取反，若存储器内核绝对地址当前值与所述基准值不相等，则存储器内核绝对地址递增一个地址单位，且外部地址的最高位保持不变。本发明所提供的地址控制方法适合任意容量的异步FIFO存储器，节省了大量的芯片面积，减少了系统的功耗。
Description
技术领域
本发明属于芯片设计领域，尤其涉及一种任意容量异步先入先出存储器的地址控制方法。
背景技术
异步先入先出存储器(Asynchronous FIFO Memory，异步FIFO存储器)是片上系统(System On Chips，SOC)中经常应用的模块之一，其区别于同步先入先出存储器(Synchronous FIFO Memory，同步FIFO存储器)之处在于外围设备对存储器的读/写操作受不同的读/写时钟控制。在设计异步FIFO存储器时，通常先由设计者利用专业工具自动生成存储器内核，然后在外围添加测试接口、写控制逻辑、读控制逻辑、扩展逻辑、复位逻辑、并/串转换逻辑、异步地址传输逻辑以及标志产生逻辑等一些控制逻辑模块，以此完善整个存储器的功能并使之按照我们的意愿正常工作。图1是一个典型的异步FIFO存储器的结构示意图。
现有技术的设计者都会选择生成一个特殊容量的存储器内核，例如：2的n次方(64、128、256、512、1024等等)，这种设计的优点是地址控制方法比较简单。以内核容量为1024的异步FIFO存储器为例，内核的地址线宽度为10，可以设计一个11位宽度的地址总线，把该地址总线的低10位连接到内核上对应的地址线，地址总线的第11位作为读写操作相位标志，图2是异步FIFO存储器外部地址组成及作用示意图。外部地址的产生是这样的：每当读/写端产生一个有效的写/读信号时，11位的地址就加1。例如，当写地址从0增加到1023时，外部地址跳变为0_1111_1111_11，由于低10位才是真正的内核地址，因此内核地址实际上达到了最大值，已经完全写满。此时若继续执行写操作，则外部地址变为1_0000_0000_00，内核地址变成0，即，新写入的数据覆盖了异步FIFO存储器第一个地址的原来的数据，而外部地址的最高位变成了1。因此，只要简单观察外部地址，就可以判断此时内核地址的绝对位置(低10位)，以及内核地址的相位(0表示奇数遍读写，1表示偶数遍读写)。根据上述原理，在同时考虑读/写两端的情况时，通常会约束读地址不能超越写地址，写地址也不能超越读地址，因为这两种情况都会发生错误的读写。鉴于此，通常的做法是设计产生一些标志信号用来制约读写操作以使其合法化。
然而，现有技术的这种地址控制方法存在明显的缺陷，即，如果存储器内核容量需要设计成不是2的n次方，比如1022，则当地址递增到1021时，外部地址是：0_1111_1111_01，那么再次写入一个数据时，地址变成0_1111_1111_10，低10位绝对地址(内核地址)并没有归零，高位也没有反相，显然导致了写操作错误。因此，现有技术的地址控制方法只适合对特殊容量的异步FIFO存储器内核，对于非特殊容量的异步FIFO存储器内核，在其地址的尽处的读写操作将导致一个错误的结果。
发明内容
本发明实施例的目的在于提供一种任意容量异步先入先出存储器的地址控制方法，旨在解决现有技术不能对非特殊容量的异步先入先出存储器的地址操作进行有效控制的问题。
本发明实施例是这样实现的，一种任意容量异步先入先出存储器的地址控制方法，所述方法包括以下步骤：
预置一个与存储器内核容量相等的值作为基准值；
比较存储器内核绝对地址当前值与所述基准值，若二者相等，则在对存储器执行下一个读/写操作之前，对存储器内核绝对地址当前值清零，并将外部地址的最高位取反，若存储器内核绝对地址当前值与所述基准值不相等，则存储器内核绝对地址递增一个地址单位，且外部地址的最高位保持不变。
本发明实施例的另一目的在于提供一种任意容量异步先入先出存储器的地址控制系统，所述系统至少包括一个读/写地址产生逻辑模块，用于在外部设备访问所述存储器时控制对存储器地址的操作，其中，所述读/写地址产生逻辑模块包括：
预置容量寄存单元，用于存储一个与存储器内核容量相等的值作为基准值；
存储器内核绝对地址/预置容量实时比较单元，用于比较存储器内核绝对地址当前值和所述基准值；
相位标志产生控制单元，用于当所述存储器内核绝对地址当前值和所述基准值相等时，在对存储器执行下一个读/写操作之前，对读/写操作相位标志位取反，或者，当所述存储器内核绝对地址当前值和所述预置的基准值不相等时，保持读/写操作相位标志位不变；
存储器内核绝对地址累加计数单元，用于当所述存储器内核绝对地址当前值和所述基准值相等时，在对存储器执行下一个读/写操作之前，对存储器内核绝对地址的当前值执行清零操作，或者，当所述存储器内核绝对地址当前值和所述预置的基准值不相等时，对存储器内核绝对地址的当前值执行增1操作。
所述系统进一步包括：
状态标志产生逻辑，用于根据所述存储器容量、存储器内核绝对地址当前值和读/写操作相位标志之一或任意组合生成状态标志信息；
存储器内核，读/写数据的存储装置，并接收所述存储器内核绝对地址累加计数单元输出的存储器内核绝对地址当前值。
本发明的有益效果在于：所述地址控制方法适合任意容量的异步FIFO存储器，在需要一个非特殊容量的存储空间(例如，700字节)时，不必设计比该非特殊容量的存储空间大很多的存储器(例如，1024字节的存储器)，从而节省了大量的芯片面积，减少了系统的功耗，但能够随心所欲地选择合适容量的存储器。
附图说明
图1是一个典型的异步FIFO存储器的结构示意图；
图2是异步FIFO存储器外部地址组成及作用示意图；
图3是本发明实施例提供的对任意容量异步先入先出存储器的地址控制方法实现流程；
图4是本发明实施例提供的填充水平计数信号生成方法实现流程；
图5是本发明实施例提供的任意容量异步先入先出存储器的地址控制系统。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明通过实时比较存储器内核绝对地址与预置的存储器容量，在内核绝对地址递增至预置的存储器容量时，将内核绝对地址清零，同时将相位标识位翻转，重新开始对存储器内核的读写操作。
请参照图3，本发明实施例提供的对任意容量异步先入先出存储器的地址控制方法实现流程，详述如下。
步骤S301，预置一个与存储器内核容量相等的基准值。
如本发明背景资料所述，异步FIFO存储器容量通常由设计者在设计异步FIFO存储器时利用专业工具事先自动生成。与现有技术不同，由于本发明实施例提供的异步FIFO存储器容量是一个根据用户需求所设计出来的任意值，因此，需要在读写产生逻辑中根据生成的异步FIFO存储器的容量预置一个与容量相等的值，作为异步FIFO存储器内核绝对地址在递增时比较的基准值。
步骤S302，外部地址清零。
本发明提供的实施例中的外部地址(地址总线)由读/写操作相位标志位和异步FIFO存储器内核绝对地址组成，而地址总线的其余位与异步FIFO存储器内核绝对地址相连。外部地址清零由系统复位操作完成，可以表示系统的初始化动作。
步骤S303，判断异步FIFO存储器内核绝对地址是否递增至预置的基准值。
对于异步FIFO存储器的容量，现有技术的设计者通常将其设计成一个特殊大小，在异步FIFO存储器的绝对地址递增至最大容量处之后，继续读写操作时，其特殊的容量大小可以实现地址的自动清零，异步FIFO存储器的地址指针回到原始位置，重新开始下一个周期的操作。因此，现有技术不需要预置一个与存储器内核容量相等的基准值，也不需要判断异步FIFO存储器内核绝对地址是否与基准值相等。
在本发明提供的实施例中，由于异步FIFO存储器的容量是一个根据用户需求所设计出来的任意值，以现有技术对特殊容量异步FIFO存储器的地址控制方法来实现任意容量的异步FIFO存储器的地址控制会导致错误结果。因此，在本发明中，每当接收到一个读/写有效信号时，读/写地址产生逻辑判断异步FIFO存储器内核绝对地址是否递增至在步骤S301中预置的基准值。
步骤S2041，对异步FIFO存储器内核绝对地址清零，同时将外部存储器的高位取反。
对于非特殊容量的异步FIFO存储器，当内核绝对地址递增至步骤S301中预置的基准值时，对存储器内核绝对地址清零，强制使存储器内核读/写指针回到存储器内核地址空间的初始位置，同时，采用相关逻辑将外部地址的最高位取反。对于特殊容量的异步FIFO存储器，可以采用现有技术的地址控制方法使存储器读/写指针回到存储器内核地址空间的初始位置，也可以采用本发明对于非特殊容量的异步FIFO存储器的地址控制方法使存储器内核读/写指针回到存储器内核地址空间的初始位置。因此，本发明实施例提供的地址控制方法是针对任意容量的异步FIFO存储器。
步骤S3042，继续使存储器内核绝对地址递增。
当异步FIFO存储器内核绝对地址尚未增加至步骤S302中预置的基准值时，读/写地址产生逻辑每接收到一个读/写有效信号，使存储器内核绝对地址执行加1操作，流程回到步骤S303，重新判断加1操作之后的存储器内核绝对地址是否递增至预置的基准值。
根据本发明提供的对任意容量异步FIFO存储器的地址控制方法，可以将地址控制过程中产生的内核绝对地址、存储器内核容量以及外部地址的最高位(读/写操作相位标识位)等等提供给存储器内核外部其他控制逻辑模块，生成关键的状态信号。
作为本发明的一个实施例，图4给出了生成填充水平计数信号的方法。在异步FIFO存储器的地址控制过程中，填充水平计数信号产生逻辑获取外部写地址最高位和外部读地址最高位(均为相位标识位)，对其执行异或操作，判断异或的结果是否为1(步骤S401)，若为1，则填充水平计数信号可以由存储器内核绝对写地址与存储器内核绝对读地址之差加上存储器内核容量得到(步骤S4021)；否则，填充水平计数信号直接由存储器内核绝对写地址与存储器内核绝对读地址之差表示(步骤S4022)。
进一步，可以由内核绝对地址、存储器内核容量以及外部地址的最高位(读/写操作相位标识位)等等提供给存储器内核外部其他控制逻辑模块产生其他的标识信号，也可以直接根据填充水平计数信号生成其他的标识信号，不作赘述。
参照图5，本发明实施例提供的任意容量异步先入先出存储器的地址控制系统，为了便于说明，仅示出了与本发明实施例相关的部分。该系统中所涉及的功能模块、逻辑或单元可以是软件载体，硬件载体，或者软硬件相结合的载体。系统至少包括读/写地址产生逻辑模块501、其他标识信息控制逻辑502和存储器内核503。
读/写地址产生逻辑模块501，用于外部设备访问存储器内核503时，对存储器内核503的地址进行有效控制，该模块包括预置容量寄存单元5011、存储器内核绝对地址/预置容量实时比较单元5012、相位标识产生控制单元5013和存储器内核绝对地址累加计数单元5014；
状态标志产生逻辑502，用于根据预置容量寄存单元5011、相位标志产生控制单元5013和存储器内核绝对地址累加计数单元5014中的当前值，产生状态标志信息；
存储器内核503，读/写数据的存储装置，接收所述存储器内核绝对地址累加计数单元输出的存储器内核绝对地址当前值。
系统的功能模块、逻辑或单元之间的交互过程如下：
外部程序通过寄存器控制总线向预置容量寄存单元5011写入一个基准值，该基准值与设计者设计的异步FIFO存储器内核容量相等，作为存储器内核绝对地址递增时的比较基准。
在初始化阶段，系统通过复位操作将相位标志产生控制单元5013中的读/写操作相位标志位和存储器内核绝对地址累加计数单元5014中的内核绝对地址均清零，即，使存储器内核503的读/写指针调整至地址空间的初始位置0处。当外部设备输入一个读/写有效信号时，存储器内核绝对地址累加计数单元5014执行加1的计数操作，并将当前计数通过存储器内核403的输入/输出地址端口输送至存储器内核503，存储器内核503根据接收到的计数值，调整自身中的读地址和写地址指针；与此同时，存储器内核绝对地址/预置容量实时比较单元5012获取存储器内核绝对地址累加计数单元5014的当前计数，并与预置容量寄存单元5011预置的异步FIFO存储器内核容量做实时比较。
当当前计数尚未达到预置的异步FIFO存储器内核容量，即，读/写地址指针还没有指向异步FIFO存储器内核地址空间的最大值时，存储器内核绝对地址累加计数单元5014继续执行加1的计数操作，存储器内核503调整自身中的读地址和写地址指针，相位标志产生控制单元5013的相位标志保持不变。
在存储器内核绝对地址/预置容量实时比较单元5012执行比较操作时，若存储器内核绝对地址累加计数单元5014的当前计数与预置的异步FIFO存储器内核容量相等，则输出一个控制信号(例如，逻辑“0”或“1”)至相位标志产生控制单元5013和存储器内核绝对地址累加计数单元5014。相位标志产生控制单元5013将其中的读/写操作相位标志取反，存储器内核绝对地址累加计数单元5014将其中的计数值清零，存储器内核503根据存储器内核绝对地址累加计数单元5014这一操作结果，调整自身的读地址指针或写地址指针，使其指向存储器内核地址空间的初始位置0处。
在上述读/写地址产生逻辑模块501与存储器内核503交互过程中，状态标志产生逻辑502实时获取预置容量寄存单元5011、相位标志产生控制单元5013和存储器内核绝对地址累加计数单元5014中的当前值并根据自身的逻辑，生成本发明所需要的状态标志信息。
本发明通过预置一个与异步FIFO存储器容量相等的基准值，在读写地址产生逻辑收到读/写有效信号时，递增内核绝对地址并实时比较存储器内核绝对地址与预置的基准值，在内核绝对地址递增至预置的存储器容量时，将内核绝对地址清零，同时将读/写操作相位标志位翻转。本发明提供的这种方法适合任意容量的异步FIFO存储器，在需要一个非特殊容量的存储空间(例如，700字节)时，不必设计比该非特殊容量的存储空间大很多的存储器(例如，1024字节的存储器)，从而节省了大量的芯片面积，减少了系统的功耗，使用户能够随心所欲地选择合适容量的存储器。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种任意容量异步先入先出存储器的地址控制方法，其特征在于，所述方法包括以下步骤：
预置一个与存储器内核容量相等的值作为基准值；
比较存储器内核绝对地址当前值与所述基准值，若二者相等，则在对存储器执行下一个读/写操作之前，对存储器内核绝对地址当前值清零，并将外部地址的最高位取反，若存储器内核绝对地址当前值与所述基准值不相等，则存储器内核绝对地址递增一个地址单位，且外部地址的最高位保持不变。
2.如权利要求1所述的任意容量异步先入先出存储器的地址控制方法，其特征在于，所述外部地址由读/写操作相位标志位和所述存储器内核绝对地址组成，且由读/写操作相位标志位构成外部地址的最高位。
3.如权利要求1所述的任意容量异步先入先出存储器的地址控制方法，其特征在于，当存储器内核绝对地址当前值清零时，存储器内核读/写地址指针指向存储器地址空间的初始位置。
4.如权利要求1所述的任意容量异步先入先出存储器的地址控制方法，其特征在于，将所述存储器内核容量、存储器内核绝对地址和外部地址的最高位生成关键的状态信号。
5.一种任意容量异步先入先出存储器的地址控制系统，其特征在于，所述系统至少包括一个读/写地址产生逻辑模块，用于在外部设备访问所述存储器时控制对存储器地址的操作，其中，所述读/写地址产生逻辑模块包括：
预置容量寄存单元，用于存储一个与存储器内核容量相等的值作为基准值；
存储器内核绝对地址/预置容量实时比较单元，用于比较存储器内核绝对地址当前值和所述基准值；
相位标志产生控制单元，用于当所述存储器内核绝对地址当前值和所述基准值相等时，在对存储器执行下一个读/写操作之前，对读/写操作相位标志位取反，或者，当所述存储器内核绝对地址当前值和所述预置的基准值不相等时，保持读/写操作相位标志位不变；
存储器内核绝对地址累加计数单元，用于当所述存储器内核绝对地址当前值和所述基准值相等时，在对存储器执行下一个读/写操作之前，对存储器内核绝对地址的当前值执行清零操作，或者，当所述存储器内核绝对地址当前值和所述预置的基准值不相等时，对存储器内核绝对地址的当前值执行增1操作。
6.如权利要求5所述的任意容量异步先入先出存储器的地址控制系统，其特征在于，所述系统进一步包括：
状态标志产生逻辑，用于实时获取所述预置容量寄存单元、相位标志产生控制单元和存储器内核绝对地址累加计数单元中的当前值并根据自身的逻辑，生成状态标志信息；
存储器内核，读/写数据的存储装置，并接收所述存储器内核绝对地址累加计数单元输出的存储器内核绝对地址当前值。
7.如权利要求5所述的任意容量异步先入先出存储器的地址控制系统，其特征在于，所述存储器内核根据所述存储器内核绝对地址当前值调整自身的读/写地址指针。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100656246A CN101493759B (zh) | 2008-01-22 | 2008-01-22 | 一种任意容量异步先入先出存储器的地址控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100656246A CN101493759B (zh) | 2008-01-22 | 2008-01-22 | 一种任意容量异步先入先出存储器的地址控制方法 |
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| Publication Number | Publication Date |
|---|---|
| CN101493759A CN101493759A (zh) | 2009-07-29 |
| CN101493759B true CN101493759B (zh) | 2011-12-21 |
Family
ID=40924376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100656246A Active CN101493759B (zh) | 2008-01-22 | 2008-01-22 | 一种任意容量异步先入先出存储器的地址控制方法 |
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| Country | Link |
|---|---|
| CN (1) | CN101493759B (zh) |
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|---|---|
| CN101493759A (zh) | 2009-07-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: ANKAI (GUANGZHOU) MICROELECTRONICS TECHNOLOGY CO., Free format text: FORMER OWNER: SHENZHEN ANKAI MICROELECTRONICS TECHNOLOGY CO., LTD. Effective date: 20100205 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20100205 Address after: C1, 3 floor, Chuangxin building, 182 science Avenue, Science Town, Guangdong, Guangzhou Province, China: 510600 Applicant after: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Address before: A3, building 2, building 518057, building, Shenzhen digital technology park, Nanshan District hi tech Industrial Zone, Shenzhen, Guangdong, China Applicant before: Shenzhen Anyka Microelectronics Technology Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510600 Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510600 Patentee before: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder | ||
| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 510555 No. 107 Bowen Road, Huangpu District, Guangzhou, Guangdong Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510600 Patentee before: Guangzhou Ankai Microelectronics Co.,Ltd. |