CN102484480B - 数字至模拟转换装置与方法 - Google Patents

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Abstract

本发明提供一种数字至模拟转换装置与方法。数字至模拟转换装置包含一数字至模拟转换模块，用于接收一输入数字信号与一同步信号。该数字至模拟转换模块包含：一第一电路，用于根据该同步信号同步地取样具有多个位值的一第一数字信号与一第二数字信号，该第一数字信号的多个位值由该输入数字信号的位值与零值交替而组成，该第二数字信号是该第一数字信号的一延时形式，并且该同步信号的频率是该输入数字信号的频率的两倍，该第一数字信号的位值对齐该第二数字信号的零值而该第一数字信号的零值对齐该第二数字信号的位值；以及一第二电路，用于将该第一与第二数字信号转换为第一模拟信号与第二模拟信号，且用于合并该第一与第二模拟信号以产生一第三模拟信号，其中该第二电路是使用NMOS晶体管以自正负电流源引导电流的三位准数字至模拟转换单元。

Description

数字至模拟转换装置与方法
相关申请
本申请的全部权利要求以2009年6月30日申请的美国临时申请(申请号：61/221,658)为优先权基础，该临时申请的申请内容请参考内文。
技术领域
本发明涉及数字至模拟转换装置与方法。
背景技术
在一些实施例中，一种电流引导式数字至模拟转换器(DigitaltoAnalogConverter，以下简称为DAC)包含多个加权(weighted)电流源，所述加权电流源的输出通过使用多个开关引导至输出终端(outputterminal)。所述多个开关通过多个数字输入信号控制，且电流源的输出被加总以形成模拟输出信号。
于传统的DAC的实施例中，由于所述开关通过多个数字输入信号控制，可能出现由频率抖动而引起的错误，且具有较大的符号间干扰，从而使得数字信号不能被精确地转换为模拟信号。
发明内容
有鉴于此，有必要提供一种能够精确转换的数字至模拟转换装置与方法。
本发明的一实施例提供一种数字至模拟转换装置，包含一数字至模拟转换模块，用于接收一输入数字信号与一同步信号。该数字至模拟转换模块包含：一第一电路，用于根据该同步信号同步地取样具有多个位值的一第一数字信号与一第二数字信号，该第一数字信号的多个位值由该输入数字信号的位值与零值交替而组成，该第二数字信号是该第一数字信号的一延时形式，并且该同步信号的频率是该输入数字信号的频率的两倍，该第一数字信号的位值对齐该第二数字信号的零值而该第一数字信号的零值对齐该第二数字信号的位值；以及一第二电路，用于将该第一与第二数字信号转换为第一模拟信号与第二模拟信号，且用于合并该第一与第二模拟信号以产生一第三模拟信号。
本发明的另一实施例提供一种数字至模拟转换方法，包含：接收一输入数字信号与一同步信号，并且该同步信号的频率是该输入数字信号的频率的两倍；产生具有多个位值的一第一数字信号，该多个位值由该输入数字信号的位值与零值交替而组成；延迟该第一数字信号以产生一第二数字信号，使得该第一数字信号的位值对齐该第二数字信号的零值而该第一数字信号的零值对齐该第二数字信号的位值；根据该同步信号同步地取样该第一数字信号与该第二数字信号，以分别产生一第一取样信号与一第二取样信号；将该第一与第二取样信号通过使用NMOS晶体管以自正负电流源引导电流的三位准数字至模拟转换单元，分别转换为第一与第二模拟信号；以及合并该第一与第二模拟信号以产生一第三模拟信号。
以上所述的数字至模拟转换装置与方法，可将数字信号低噪声地精确地转换为模拟信号，从而减小或者消除由频率抖动而引起的错误以及符号间干扰，同时亦可简化用于产生控制信号以控制自电流源引导电流的晶体管开关的控制逻辑。
附图说明
图1是DAC模块的一实施例的示意图。
图2是显示输入数字信号的逻辑时序图。
图3是DAC模块的实施例的一部分的示意图。
图4是DAC模块的另一实施例的示意图。
图5是信号对与三位准码间关系的表格的示意图。
图6是DAC模块的又一实施例的示意图。
图7是信号对与三位准码间另一关系的表格的示意图。
图8是信号对与三位准码间另一关系的表格的示意图。
具体实施方式
在本说明书以及权利要求书当中使用了某些词汇来指代特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。
总的来说，DAC模块接收具有第一数据率且与第一频率相关的输入数字信号，并对所述输入数字信号与零值信号以高于第一频率的第二频率交替取样，以产生上取样(up-sampled)数字信号。在一些实施例中，第二频率至少为第一频率的两倍。延迟电路将上取样数字信号延迟一时间段(例如，第二频率的一个频率周期)，以产生已延迟上取样数字信号。第一相位DAC单元将上取样数字信号转换为第一模拟信号，第二相位DAC单元将已延迟上取样数字信号转换为第二模拟信号，以及第一与第二模拟信号被加总以产生代表所述输入数字信号的第三模拟信号。第一与第二相位DAC单元通过具有第二频率的单个频率信号(singleclocksignal)来同步(synchronize)。DAC模块可具有较小的或者没有符号间干扰(inter-symbolinterference)与抖动错误(jittererror)。举例而言，所述DAC模块可用于具有多位时间连续输出级(multi-bitcontinuous-timeoutputstage)的和差(sigma-delta，以下简称为Σ-Δ)DAC。
在一些实施例中，输入数字信号是多位信号，且所述输入数据被编码并打乱(scramble)以产生多个控制信号，用于控制多个三位准(tri-level)DAC单元(cell)。多个DAC单元的多个模拟输出可被加总以产生代表输入数字信号的模拟信号。举例而言，输入数据可编码为正负温度计数据(positiveandnegativethermometerdata)，正负温度计数据被打乱且用于产生负逻辑数据(negativelogicdata)，负逻辑数据被锁存(latched)且用于控制三位准DAC单元中的N型金氧半(NchannelMetalOxideSemiconductor，以下简称为NMOS)晶体管引导开关(steeringswitch)。
DAC模块的特性是上取样数字信号与已延迟上取样数字信号可通过多个电路转换为模拟信号，所述多个电路与相同频率信号(在本例中，频率信号的频率为与输入数字信号相关的频率的两倍)的相同频率边缘同步，因此，与传统的双归零(Dual-Return-To-Zero，以下简称为DRTZ)DAC的实施例相比，本发明实施例的DRTZDAC具有固有的相间时序(inter-phasetiming)。在传统的DRTZDAC的实施例中，上取样数字信号与已延迟上取样数字信号至模拟信号的转换可不与相同频率信号的相同频率边缘同步。本实施例的DAC模块的另一特性为，通过使用三位准DAC单元(其中，三位准DAC单元使用NMOS晶体管以自正负电流源引导电流)，与使用P型金氧半(PchannelMetalOxideSemiconductor，以下简称为PMOS)晶体管与NMOS晶体管分别自正负电源引导电流相比，用于产生控制信号以控制NMOS晶体管的控制电路可更简单。
请参考图1，图1是DAC模块100的实施例的示意图。在一些实施例中，DAC模块100包含多任务器(multiplexer，MUX)102，用于多任务输入数字信号(inputdigitalsignal)104与零值信号(zerovaluesignal)106，以产生频率为输入数字信号104的频率的两倍之上取样数字信号108。输入数字信号104可例如为温度计码(thermometercode)数字信号或者二进制加权(binary-weighted)数字信号的一个或者多个位。举例而言，多任务器102接收频率信号194作为控制信号，其中，频率信号194的频率与输入数字信号104相关的频率相同。当频率信号194位于高位准时，多任务器102输出输入数字信号104；以及当频率信号194位于低位准时，多任务器102输出零值信号。举例而言，输入数字信号可具有6.5M位/秒的数据率且与6.5MHz的频率相关，以及上取样信号可具有13M位/秒的数据率且与13MHz的频率相关。其他数据率与频率亦可应用于此。
在本实施例中，当提及“与数字信号相关频率”时，意指为频率信号的频率可用于同步所述数字信号。举例而言，当自发送器发送6.5M位/秒的数字信号至接收器时，发送器使用频率为6.5MHz的频率信号以同步所述数字信号，且接收器使用频率为6.5MHz的频率信号以同步所述数字信号，因此与具有比特率6.5M位/秒的数字信号相关的频率为6.5MHz。
在一些实施例中，DAC模块100可使用电路(circuits)而不是多任务器来插入零值。举例而言，亦可使用具有缓存器的数字电路，其中，缓存器根据第一频率与第二频率的频率来运行。
上取样数字信号108被发送至第一相位DAC单元(firstphaseDACcell)112，第一相位DAC单元112产生代表上取样数字信号108的第一模拟信号114。上取样数字信号108亦被发送至延迟电路110，用于产生已延迟上取样数字信号116。已延迟上取样数字信号116被发送至第二相位DAC单元118，用于产生代表已延迟上取样数字信号116的第二模拟信号120。第一相位DAC单元112与第二相位DAC单元118可通过频率信号168来驱动，频率信号168的频率为与输入数字信号104相关的频率的两倍。举例而言，频率信号168可具有13MHz的频率。加法器(adder，图中以S表示)122加总第一模拟信号114与第二模拟信号120以产生代表输入数字信号104的第三模拟信号124。第三模拟信号124可被发送至驱动输出级的放大器。传输至第一相位DAC单元112的数据被充分(sufficiently)延迟，以使内部DAC锁存器(internalDAClatch)处于“透明(transparent)”模式时所述数据不会改变，从而使所述数据可被正确地(properly)锁存于第一相位DAC单元112中。
图2是逻辑时序图130。输入数字信号104与零值交替(如图中所示的132)之后，输入数字信号104变为上取样数字信号108，上取样数字信号108的数据率为输入数字信号104的数据率的两倍。上取样数字信号108通过延迟电路110延迟(如图中所示的134)之后，变为已延迟上取样数字信号116。
在一些实施例中，可通过将数字信号的N个位(N为正整数)发送至N个二进制加权(Nbinary-weighted)DAC模块100来将N位二进制加权数字信号转换为模拟信号，其中，DAC模块100具有二进制加权电流源(意指正电流源)与电流槽(currentsink，意指负电流源)。DAC模块100的多个输出可被加总以产生模拟信号。
在一些实施例中，可通过将温度计码的N个位发送至N个或者更少的DAC模块100来将N位温度计码转换为模拟信号，其中，DAC模块100具有相同加权的正负电流源。
在一些实施例中，可通过将温度计码的N个位发送至N个或者更少DAC模块，来将N位码转换为模拟信号，其中，数字至模拟转换器具有根据预先决定的分段(segmentation)机制加权的正电流源及/或负电流源。
在一些实施例中，多位输入数字信号可被编码及/或打乱且用于产生控制信号，以控制三位准DAC单元中的引导开关。举例而言，所述数字信号可为温度计码。其他类型的编码亦可应用于此。
请参考图3，图3是DAC模块的实施例的一部分的示意图。在一些实施例中，使用二进制至温度计编码器202将4位二进制加权数据200转换为16位温度计码204。反相器206可将温度计码中的八个位反相，其结果是，有符号(signed)温度计码208可具有正负码。重排器(re-order)210重排有符号温度计码208中的位以产生具有正负码对的已重排码212，如图例(legend)240所示，每一码对可代表正值信号、负值信号或者零值信号。打乱器单元214打乱已重排码212的正负码对以产生具有正负码对(例如，220a与220b)的已打乱码216。在本例中，有八个正负码对，分别标记为(dinp<7>,dinn<7>)、(dinp<6>,dinn<6>)、(dinp<5>,dinn<5>)、(dinp<4>,dinn<4>)、(dinp<3>,dinn<3>)、(dinp<2>,dinn<2>)、(dinp<1>,dinn<1>)以及(dinp<0>,dinn<0>)。为理解本发明的精神，需要注意，若任一2位三位准信号具有正值，则2位三位准信号不会有负值。亦请注意2位三位准信号不会同时具有+1与-1值。
在一些实施例中，打乱器单元214可使用正逻辑电路(例如，使用‘1’指示元件将打开(turnedon))，而DAC单元228(图4所示)使用负逻辑电路(例如，‘0’指示电流源将打开)。具有反相器的逻辑电路可用于将已打乱码216(正负温度计码)转换为图4所示的信号dinp220a与dinn220b，dinp220a与dinn220b被传输至DAC单元228。
请参考图4，图4是DAC模块的另一实施例的示意图。DAC模块230将已打乱码216转换为模拟信号232。每一对正码(例如，正值数字输入或dinp<x>220a)与负码(例如，负值数字输入，或dinn<x>220b)代表一个三位准信号。于图4的实施例中，每一正值信号dinp220a与负值信号dinn220b为并行8位信号，以及dinp<x>或dinn<x>分别代表dinp或dinn信号的一个位，其中，x的范围为0至7。多任务器222a将零值信号交替至正值信号dinp<7：0>220a以产生上取样信号224a_1。延迟电路226a延迟上取样信号224a_1以形成已延迟上取样信号224a_2。多任务器222b将零值信号交替至负值信号dinn<7：0>220b以产生上取样信号224b_1。延迟电路226a延迟上取样信号224b_1以形成已延迟上取样信号224b_2。
将上取样信号224a_1与224b_1发送至第一相位DAC单元228a以产生第一模拟信号234a。将已延迟上取样信号224a_2与224b_2发送至第二相位DAC单元228b以产生第二模拟信号234b。第一相位DAC单元228a与第二相位DAC单元228b二者皆通过相同频率信号236来同步。在本例中，正负温度计信号dinp与dinn的频率皆为6.5MHz，以及频率信号236具有13MHz的频率。其他频率亦可应用于此。
频率信号236的频率边缘稍落后(lag)于频率信号194的频率边缘，以考虑到(takeintoaccount)多任务器222a与多任务器222b以及第一相位DAC单元228a与第二相位DAC单元228b中的一个或者多个逻辑闸引起的延迟，其中，频率信号194用于控制多任务器222a与多任务器222b。频率信号236的边缘与数据之间的关系为：于保持DAC单元228的输出的频率相位被锁存期间，数据被传输至DAC单元228。此举使得DAC单元228不受数据(例如，224a_1、224_a2、224b_1、与224b_2)的粗略(coarse)时序变化的影响。
DAC模块230的特性为第一相位DAC单元228a与第二相位DAC单元228b二者皆是通过相同频率信号236来同步。此举降低或者消除输出模拟信号由于频率抖动的错误，若第一相位DAC单元228a与第二相位DAC单元228b是通过两个不同频率信号(或通过第一频率信号与第二频率信号，其中，第二频率信号是第一频率信号的反相或者延时形式)来同步，则可发生频率抖动。
加法器122将第一模拟信号234a与第二模拟信号234b加总以产生模拟信号232，模拟信号232代表二进制加权数据200(图3)。
请参考图5，图5是信号对与三位准码间关系的表格的示意图。表格150显示三位准码242与一对信号dinp<x>220a与dinn<x>200b的关系。在本例中，正负值信号dinp220a与dinn220b配置为负逻辑数据。值(dinp,dinn)＝(0,1)代表正值信号(例如，+1)；(dinp,dinn)＝(1,0)代表负值信号(例如，-1)，以及(dinp,dinn)＝(1,1)代表零值信号。
请参考图6，图6是DAC模块的又一实施例的示意图。第一相位DAC单元228a(参考图4)包含控制逻辑电路244，控制逻辑电路244用于接收正温度计信号(dinp<x>)142与负温度计信号(dinn<x>)144，以及产生控制信号246a、246b与246c以控制三位准电流引导电路170的晶体管开关。正温度计信号(dinp<x>)142与负温度计信号(dinn<x>)144被传输至反及(NAND)闸146，NAND闸146产生信号148。当分别打开开关162a、162b与162c时，锁存器160a、160b与160c分别锁存正温度计信号142、信号148与负温度计信号144。锁存器160a、160b与160c统称为锁存器160，以及开关162a、162b与162c统称为开关162。
举例而言，开关162a、162b与162c可为金属氧化物半导体场效晶体管(MetalOxideSemiconductorField-EffectTransistor，MOSFET)，其栅极(gateelectrode)通过信号LatchB来控制，信号LatchB可为频率信号236(图4)。每一锁存器160可包含第一反相器164与第二反相器166，其中，第二反相器166可为弱反相器(weakinverter)。于频率信号236的每一周期，锁存器160a至160c锁存并保持正温度计信号142、信号148与负温度计信号144的值。锁存器160a至160c的输出(控制信号246a至246c)驱动三位准电流引导电路170，三位准电流引导电路170可产生代表正值信号(例如，+1)、负值信号(例如，-1)与零值信号的输出。亦可使用具有另一类型的锁存单元达到锁存功能(function)，而保持电路逻辑完整(logicalintegrity)。
三位准电流引导电路170包含电流源172、电流槽174与开关176至186。三位准电流引导电路170于一对信号线out188a与outb188b上产生差分(differential)输出信号，信号线out188a与信号线outb188b统称为信号线188。为产生代表+1的输出，开关180与186关闭(closed)而其他开关打开(open)，以使电流自电流源172通过开关180流至信号线out188a，以及电流自信号线outb188b通过开关186流至电流槽174。为产生代表-1的输出，开关182与184关闭而其他开关打开，以使电流自电流源172通过开关184流至信号线outb188b，以及电流自信号线out188a通过开关182流至电流槽174。为产生代表0的输出，开关176与178关闭而其他开关打开，以使电流自电流源172通过开关176与178流至电流槽174，信号线188被旁路(bypass)。
第二相位DAC单元228b(图4所示)具有与第一相位DAC单元288a相同的配置。第二相位DAC单元228b亦具有三个开关162a至162c，当其关闭时，允许对应锁存器160a至160c锁存正温度计信号142、负温度计信号144与正负温度计信号NAND的信号148。已锁存信号用于驱动晶体管开关176至186，以控制自电流源172与电流槽174的电流引导。
第二相位DAC单元228b的锁存亦通过相同控制信号236(LatchB)来控制，其中，控制信号236用于控制第一相位DAC单元228a的锁存。因为正温度计信号(dinp)142与负温度计信号(dinn)144、以及正温度计信号(dinp)142与负温度计信号(dinn)144的延时形式被以同步方式(synchronousmanner)分别锁存于第一相位DAC单元228a与第二相位DAC单元228b，从而当第一相位DAC单元228a与第二相位DAC单元228b的模拟输出加总时，将没有或者仅有很小的由频率抖动引起的错误。
在本例中，温度计信号dinp与dinn的每一者皆为并行8位信号。第一相位DAC单元228a包含八个控制逻辑电路244与八个三位准电流引导电路170。每一控制逻辑电路244与三位准电流引导电路170将一对正负温度计信号dinp<x>142与dinn<x>144转换为一模拟信号。类似地，第二相位DAC单元228b包含八个控制逻辑电路244与八个三位准电流引导电路170。每一控制逻辑电路244与三位准电流引导电路170将一对已延迟正负温度计信号dinp<x>142与dinn<x>144转换为一模拟信号。加法器122对自第一相位DAC单元228a的八个模拟信号与自第二相位DAC单元228b的八个模拟信号进行加总。
在本例中，晶体管176至186皆为NMOS晶体管。NMOS晶体管176、180与184用于自电流源172引导电流，以及NMOS晶体管178、182与186用于引导电流至电流槽174。与使用PMOS晶体管自电流源172引导电流的控制逻辑电路相比，使用NMOS晶体管自电流源172与电流槽174两者引导电流，可简化控制逻辑电路244。
DAC模块230可用于，举例而言，分段式(segmented)Σ-ΔDAC。分段式Σ-ΔDAC可包含取样率(samplerate)转换器以及过取样(over-sample)数字输入的数字内插器(digitalinterpolator)。举例而言，数字输入可为频率为48kHz的20位的信号。过取样数据可被发送至多位调变器(multi-bitmodulator)，多位调变器输出发送至数字一阶调变器(digitalfirst-ordermodulator)的6位信号。内插器与调变器皆可通过某一频率(例如，6.5MHz)的频率信号来同步。
分段式DAC机制可应用于此，其中，数字一阶调变器输出代表6位数字信号的低位(或精细部分(finerportions))的第一数字信号以及代表6位数字信号的高位(或粗略部分(coarserportions))的第二数字信号。举例而言，第一数字信号的宽度可为3位，而第二数字信号的宽度可为4位。
第一数字信号由温度计编码器转换为温度计码且由打乱器打乱，以产生已编码信号，例如，8位已编码信号。亦可使用第一数字至模拟转换器将8位已编码信号转换为第一模拟成分。类似地，第二数字信号由另一温度计编码器转换为温度计码且由另一打乱器打乱，以产生已编码信号，例如，16位已编码信号。亦可使用第二数字至模拟转换器将16位已编码信号转换为第二模拟成分，第二数字至模拟转换器具有四倍于第一数字至模拟转换器的大小。这是因为16位已编码信号代表6位数字信号的高位，而8位已编码信号代表6位数字信号的低位。
举例而言，第一与第二数字至模拟转换器的每一者皆可具有相似于图4的DAC模块230的配置，具有适当大小的电流源(例如，图6的电流源172与电流槽174)。分别自8位与16位已编码信号获得的第一与第二模拟成分可通过加法器加总，加法器输出代表数字输入的模拟形式的模拟信号。
举例而言，DAC模块100与230亦可用于非分段式(non-segmented)Σ-ΔDAC，其中，6位数字信号被热编码(thermallyencoded)、打乱并转换为模拟信号而不使用分段式DAC机制。
应可理解，本发明的各种实施例可单独或结合使用，以上实施例描述的各种排布皆非特定的，因此，其应用与元件排布并不限于上述描述或者图式的显示。
虽然上文描述了本发明的一些实施例，其他实施例与应用亦属于本申请的保护范围。举例而言，输入数字信号的位计数与信号频率可不同于以上的描述。以上描述的各种元件可实施为硬件、韧体、软件或者其任一结合。
三位准元件可使用与图5所示不同的编码方式，此外，控制逻辑电路244亦可不同于以上的描述。请参考图7，图7是信号对与三位准码间另一关系的表格的示意图。举例而言，若根据图7的表格250所示的另一种方式来选择编码方式，可使用具有正负值信号链(positiveandnegativesignalchain)的附加反相器的NOR闸取代NAND闸146，其中，(Dinp,Dinn)＝(0,0)代表0；(Dinp,Dinn)＝(0,1)代表-1；(Dinp,Dinn)＝(1,0)代表+1；以及(Dinp,Dinn)＝(1,1)为非法码。
请参考图8，图8是信号对与三位准码间另一关系的表格的示意图。图8的表格260显示用于三位准元件的又一编码机制，其中，(Dinp,Dinn)＝(0,0)代表-1；(Dinp,Dinn)＝(1,0)代表0；(Dinp,Dinn)＝(1,1)代表+1，以及(Dinp,Dinn)＝(0,1)是非法码。除NAND闸146外，此编码机制下更使用一反相器。

Claims (13)

1.一种数字至模拟转换装置，包含一数字至模拟转换模块，用于接收一输入数字信号与一同步信号，其特征在于，所述的数字至模拟转换模块包含：
一第一电路，用于根据所述的同步信号同步地取样具有多个位值的一第一数字信号与一第二数字信号，所述的第一数字信号的多个位值由所述的输入数字信号的位值与零值交替而组成，所述的第二数字信号是所述的第一数字信号的一延时形式，并且该同步信号的频率是该输入数字信号的频率的两倍，该第一数字信号的位值对齐该第二数字信号的零值而该第一数字信号的零值对齐该第二数字信号的位值；以及
一第二电路，用于将所述的第一与第二数字信号转换为第一模拟信号与第二模拟信号，且用于合并所述的第一与第二模拟信号以产生一第三模拟信号。
2.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的输入数字信号具有一第一数据率且与一第一频率相关，所述的第一数字信号具有高于所述的第一数据率的一数据率，所述的同步信号具有高于所述的第一频率的一第二频率。
3.如权利要求2所述的数字至模拟转换装置，其特征在于，所述的第二频率为所述的第一频率的两倍。
4.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的第二电路包括：
一第一数字至模拟转换单元，用于基于所述的第一数字信号产生所述的第一模拟信号，所述的第一数字至模拟转换单元通过所述的同步信号来同步；
一第二数字至模拟转换单元，用于基于所述的第二数字信号产生所述的第二模拟信号，所述的第二数字至模拟转换单元通过所述的同步信号来同步；以及
一加法器，用于加总所述的第一与第二模拟信号，且产生所述的第三模拟信号。
5.如权利要求4所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一第一锁存单元，用于锁存所述的第一数字信号，所述的第二数字至模拟转换单元包含一第二锁存单元，用于锁存所述的第二数字信号，以及所述的第一锁存单元锁存所述的第一数字信号的时序与所述的第二锁存单元锁存所述的第二数字信号的时序是通过相同的一控制信号来控制。
6.如权利要求5所述的数字至模拟转换装置，其特征在于，所述的控制信号包含所述的同步信号。
7.如权利要求4所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一电流引导电路，用于基于所述的第一数字信号自一电流源引导一电流，以产生所述的第一模拟信号。
8.如权利要求7所述的数字至模拟转换装置，其特征在于，所述的电流引导电路包含用于自一正电流源引导电流的N型金氧半晶体管以及用于将电流引导至一负电流源的N型金氧半晶体管。
9.如权利要求8所述的数字至模拟转换装置，更包含一逻辑电路，用于接收所述的输入数字信号且产生用于控制所述的多个N型金氧半晶体管的多个控制信号，以影响对所述的电流的引导。
10.如权利要求4所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一三位准电流源。
11.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的同步信号包含一频率信号，所述的第一电路包含一延迟电路，所述的延迟电路对所述的第一数字信号延迟所述的频率信号的一个频率周期，从而获得所述的第二数字信号。
12.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的第一电路包含一上取样电路，所述的上取样电路包含一多任务器，用于接收所述的输入数字信号与一零值信号，且交替输出所述的输入数字信号与所述的零值信号。
13.一种数字至模拟转换方法，其特征在于，包含：
接收一输入数字信号与一同步信号，并且该同步信号的频率是该输入数字信号的频率的两倍；
产生具有多个位值的一第一数字信号，所述的多个位值由所述的输入数字信号的位值与零值交替而组成；
延迟所述的第一数字信号以产生一第二数字信号，使得该第一数字信号的位值对齐该第二数字信号的零值而该第一数字信号的零值对齐该第二数字信号的位值；
根据所述的同步信号同步地取样所述的第一数字信号与所述的第二数字信号，以分别产生一第一取样信号与一第二取样信号；
将所述的第一与第二取样信号分别转换为第一与第二模拟信号；以及
合并所述的第一与第二模拟信号以产生一第三模拟信号。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8085177B2 (en) * 2009-09-22 2011-12-27 Mediatek Singapore Pte. Ltd. Digital to analog converter system and method with multi-level scrambling
US8022850B2 (en) * 2009-09-25 2011-09-20 Freescale Semiconductor, Inc. Multiple-bit, digital-to-analog converters and conversion methods
US8456341B2 (en) * 2011-06-03 2013-06-04 Texas Instruments Incorporated Three-level digital-to-analog converter
US8570202B2 (en) 2012-02-03 2013-10-29 Sigear Europe Sarl Digital-to-analog converter implementing hybrid conversion architecture
US8907830B2 (en) * 2013-03-14 2014-12-09 Intel Mobile Communications GmbH Digital-to-analog converter comprising slow converter section and fast converter section
US9154148B2 (en) 2013-03-15 2015-10-06 Analog Devices, Inc. Clock signal error correction in a digital-to-analog converter
US10056924B2 (en) 2013-08-19 2018-08-21 Analog Devices, Inc. High output power digital-to-analog converter system
US8970418B1 (en) 2013-08-19 2015-03-03 Analog Devices, Inc. High output power digital-to-analog converter system
US9214951B1 (en) * 2014-05-30 2015-12-15 Realtek Semiconductor Corp. Self-calibrating VCO-based analog-to-digital converter and method thereof
US9319060B2 (en) * 2014-07-17 2016-04-19 Lattice Semiconductor Corporation Frequency response compensation in a digital to analog converter
US9385741B2 (en) * 2014-10-27 2016-07-05 Mediatek Inc. Digital-to-analog conversion apparatus for generating combined analog output by combining analog outputs derived from using different sampling clocks and related method thereof
US10148417B2 (en) * 2015-06-18 2018-12-04 Maxlinear, Inc. Duty-cycled high speed clock and data recovery with forward error correction assist
US9397676B1 (en) 2015-09-29 2016-07-19 Analog Devices, Inc. Low power switching techniques for digital-to-analog converters
DE102017124343B4 (de) 2016-12-16 2021-04-08 Infineon Technologies Ag Erzeugung schneller frequenzrampen
US10771086B2 (en) 2017-01-12 2020-09-08 Jariet Technologies, Inc. Current steering digital-to-analog conversion systems
US10855306B2 (en) * 2018-08-30 2020-12-01 Mediatek Singapore Pte. Ltd. High-speed digital-to-analog converter
US10840927B1 (en) * 2019-05-16 2020-11-17 Synaptics Incorporated Low power current steering digital-to-analog converter
US20200389179A1 (en) * 2019-06-06 2020-12-10 Mediatek Inc. Dac device having positive dac and negative dac and associated digital-to-analog converting method
US11043960B2 (en) * 2019-06-10 2021-06-22 Stmicroelectronics International N.V. Sigma-delta analog-to-digital converter circuit with correction for mismatch error introduced by the feedback digital-to-analog converter
TWI681638B (zh) * 2019-07-16 2020-01-01 瑞昱半導體股份有限公司 數位類比轉換裝置及其數位類比轉換方法
WO2021133371A1 (en) * 2019-12-23 2021-07-01 Intel Corporation Digital-to-analog converter, data processing system, base station and mobile device
US10819365B1 (en) 2020-02-06 2020-10-27 Analog Devices, Inc. Utilizing current memory property in current steering digital-to-analog converters
US11522553B2 (en) 2020-05-05 2022-12-06 Stmicroelectronics International N.V. Sigma-delta analog-to-digital converter circuit with real time correction for digital-to-analog converter mismatch error
CN117176154B (zh) * 2023-11-03 2024-01-26 北京智联安科技有限公司 数模转换器及芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880689A (en) * 1995-12-11 1999-03-09 Massachusetts Institute Of Technology Balanced digital-to-analog converter
US6061010A (en) * 1997-09-25 2000-05-09 Analog Devices, Inc. Dual return-to-zero pulse encoding in a DAC output stage

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972188A (en) * 1989-09-15 1990-11-20 International Business Machines Corporation Push pull double digital-to-analog converter
JPH03258119A (ja) * 1990-03-08 1991-11-18 Matsushita Electric Ind Co Ltd デジタル―アナログ変換器
US5274375A (en) * 1992-04-17 1993-12-28 Crystal Semiconductor Corporation Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance
JP4015276B2 (ja) * 1998-05-25 2007-11-28 株式会社ルネサステクノロジ Ｄ／ａコンバータ
US6466143B2 (en) * 2001-04-03 2002-10-15 International Business Machines Corporation Non-return-to-zero DAC using reference sine wave signals
US7042378B2 (en) * 2002-01-30 2006-05-09 Koninklijke Philips Electronics N.V. Circuit with a digital to analog converter
US7206359B2 (en) * 2002-03-29 2007-04-17 Scientific Research Corporation System and method for orthogonally multiplexed signal transmission and reception
JP3927478B2 (ja) * 2002-09-30 2007-06-06 株式会社ルネサステクノロジ Ｄ／ａコンバータ
US6778116B1 (en) 2003-02-25 2004-08-17 Northrop Grumman Corporation Switching DAC pulse encoding circuit
TWI234349B (en) * 2003-04-04 2005-06-11 Realtek Semiconductor Corp DAC/ADC system
US7023371B2 (en) * 2004-04-12 2006-04-04 Broadcom Corporation Method and apparatus for an image canceling digital-to-analog converter (DAC)
US6977602B1 (en) * 2004-07-13 2005-12-20 Maxim Integrated Products, Inc. Wide band digital to analog converters and methods, including converters with selectable impulse response
US7042379B2 (en) * 2004-07-30 2006-05-09 Rockwell Scientific Licensing, Llc Return-to-zero current switching digital-to-analog converter
US7205920B2 (en) * 2004-09-17 2007-04-17 Analog Devices, Inc. Continuous-time-sigma-delta DAC using chopper stabalization
US7221298B1 (en) * 2005-12-08 2007-05-22 Teradyne, Inc. Calibration circuitry
US7369077B2 (en) * 2006-04-28 2008-05-06 Artimi, Inc. Differential current-steering digital-to-analog converter
EP1971043A1 (en) * 2007-03-16 2008-09-17 Sony Deutschland GmbH Transmitting device and method for transmitting signals in a wireless communication system, receiving device and method for receiving signals in a wireless communication system
JP2008278304A (ja) * 2007-05-01 2008-11-13 Yokogawa Electric Corp 信号変換装置
US7777658B2 (en) * 2008-12-12 2010-08-17 Analog Devices, Inc. System and method for area-efficient three-level dynamic element matching

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880689A (en) * 1995-12-11 1999-03-09 Massachusetts Institute Of Technology Balanced digital-to-analog converter
US6061010A (en) * 1997-09-25 2000-05-09 Analog Devices, Inc. Dual return-to-zero pulse encoding in a DAC output stage

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Publication number Publication date
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