CN102479821A - 半导体器件及其形成方法 - Google Patents

Abstract

本申请公开了一种半导体器件及其形成方法。该半导体器件包括：半导体基体，所述半导体基体位于绝缘层上，且所述绝缘层位于半导体衬底上；源漏区，其接于所述半导体基体的两个相对的第一侧面；栅极，其位于所述半导体基体的两个相对的第二侧面上；以及背栅，其位于所述半导体衬底上并嵌于所述绝缘层和所述半导体基体中。根据本发明，利于减小半导体器件中的短沟道效应、源漏区电阻及寄生电容，并可调节半导体器件的阈值电压。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。

背景技术

随着MOSFET(金属氧化物半导体场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素。但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应。其次，传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变。再者，栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。

目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区——这便是所谓的全耗尽型(Fully Depleted：FD)器件。而传统的平面型器件则属于部分耗尽型(Partially Depleted：PD)器件。

不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI(绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。

立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET(鳍式场效应晶体管)结构。

转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来。因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。

当前，已提出的立体型半导体器件如图1所示。该半导体器件包括：半导体基体20，所述半导体基体20位于绝缘层10上；源漏区30，所述源漏区30接于所述半导体基体20中相对的第一侧面22；栅极40，所述栅极40位于所述半导体基体20中与所述第一侧面22相邻的第二侧面24上(图中未示出所述栅极40及所述半导体基体20间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区30的边缘部分可被扩展，即，所述源漏区30的宽度(沿xx’方向)大于所述半导体基体20的厚度。而随着所述源漏区30的宽度(d)的增加，所述源漏区30与所述栅极40和所述半导体基体20之间的寄生电容增加。由此，电阻电容延迟增加，器件交流性能降低。

发明内容

为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于减小短沟道效应、源漏区电阻及寄生电容，并可调节半导体器件的阈值电压。

根据本发明的一个方面，提供了一种半导体器件，包括：半导体基体，所述半导体基体位于绝缘层上，且所述绝缘层位于半导体衬底上；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上；以及背栅，所述背栅位于所述半导体衬底上并嵌于所述绝缘层和所述半导体基体中。

根据本发明的另一方面，提供了一种半导体器件的形成方法，包括：在半导体衬底上形成绝缘层；在绝缘层上形成半导体基底；形成源漏区，所述源漏区接于所述半导体基底的两个相对的第一侧面；形成栅极，所述栅极位于所述半导体基底的两个相对的第二侧面上；去除所述半导体基底和所述绝缘层内部分材料，以在所述半导体基底和所述绝缘层内形成空腔，所述空腔暴露所述半导体衬底；在所述空腔中形成背栅。

与现有技术相比，采用本发明提供的技术方案具有如下优点。

通过在半导体器件中形成空腔并嵌入背栅，可在提供与现有技术相比具有相同沟道区厚度的半导体基体中，使形成于半导体基体第二侧面上的各栅极间的距离增加，进而使栅极与源漏区之间的距离增加，利于减小寄生电容。而背栅可用于调节半导体器件的阈值电压，并可减少因掺杂物波动引起的可变性。此外，在半导体基体高度不变的前提下，与现有技术相比具有相同沟道区厚度的半导体基体的外围面积增加，接于半导体基体的源漏区的截面积随之增加(因为源漏区的宽度增加)，利于进一步减小所述源漏区的电阻。再者，由于在半导体基体和绝缘层中形成空腔并嵌入背栅，在源漏区之间形成隔断区，利于减小短沟道效应。进一步地，通过调节背栅的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；背栅的应力作用于半导体基体，将在半导体基体中产生类型相反的应力，即，在PMOS器件中的半导体基体内产生压应力，在NMOS器件中的半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。

通过在位于绝缘层上的半导体层上形成牺牲层及环绕牺牲层的第一侧墙和第二侧墙，继而以所述第一侧墙和第二侧墙为硬掩膜，采用自对准技术形成所述半导体基体，既利于减少应用掩模版的数目，也利于工艺精化。通过在垂直于半导体衬底的方向上使栅极至少高于沟道层，利于增加沟道区的有效区域，进而提高沟道区内载流子的迁移率。通过在垂直于半导体衬底的方向上使背栅至少高于沟道层，利于均匀地对沟道区调整阈值电压，并均匀地提供应力。

通过先形成半导体辅助基体，继而在半导体辅助基体上形成源漏区，可采用外延法形成源漏区。进而，在半导体辅助基体中包含Si时，对于PMOS器件，可使源漏区材料为Si_1-XGe_X；对于NMOS器件，可使源漏区材料为Si:C，利于利用源漏区调节沟道区内的应力，以提高沟道区内载流子的迁移率。

通过采用外延法形成源漏区时，需在形成源漏区之前，先形成源漏基层(晶种层，可为残留的部分厚度的第一半导体层)。在形成源漏基层后，将暴露半导体基体第一侧面的部分第一半导体层，由此，可沿面向第一侧面的方向执行第一离子注入操作，以形成器件沟道区内的掺杂区(如扩散区和晕环)。这利于实践操作，也利于减少相邻半导体基体的间距，减少器件所用面积，进而减低制造成本。

通过在形成空腔后，向空腔内执行第二离子注入操作，以在半导体基体中形成超陡后退阱(super-steep-retrograded-well，SSRW)，利于减薄耗尽层，进一步减小短沟道效应。

附图说明

下列各剖视图均为沿对应的俯视图中给出的剖线(AA’)切割已形成的结构后获得。

图1所示为现有技术中半导体器件的结构示意图；

图2所示为根据本发明实施例的半导体器件的结构示意图；

图3和图4所示为本发明半导体器件的形成方法实施例中在衬底上形成为形成半导体器件所需的各材料层后的俯视图和剖视图；

图5和图6所示为本发明半导体器件的形成方法实施例中图形化保护层和牺牲层后的俯视图和剖视图；

图7和图8所示为本发明半导体器件的形成方法实施例中形成第一侧墙后的俯视图和剖视图；

图9和图10所示为本发明半导体器件的形成方法实施例中图形化停止层和硅层后的俯视图和剖视图；

图11和图12所示为本发明半导体器件的形成方法实施例中暴露源漏区区域的停止层后的俯视图和剖视图；

图13和图14所示为本发明半导体器件的形成方法实施例中形成第二侧墙后的俯视图和剖视图；

图15所示为本发明半导体器件的形成方法实施例中在图9和图10所示步骤后形成栅堆叠层后的结构剖视图；

图16所示为本发明半导体器件的形成方法实施例中在源漏区区域形成源漏基层后的结构剖视图；

图17所示为本发明半导体器件的形成方法实施例中在形成源漏基层后执行第一离子注入操作的剖视图；

图18和图19所示为本发明半导体器件的形成方法实施例中在源漏基层上形成第二半导体层后的俯视图和剖视图；

图20和图21所示为本发明半导体器件的形成方法实施例中形成平坦化的第一介质层后的俯视图和剖视图；

图22和图23所示为本发明半导体器件的形成方法实施例中形成栅极后的俯视图和剖视图；

图24和图25所示为本发明半导体器件的形成方法实施例中形成平坦化的第二介质层后的俯视图和剖视图；

图26和图27所示为本发明半导体器件的形成方法实施例中形成空腔后的俯视图和剖视图；

图28所示为本发明半导体器件的形成方法实施例中执行第二离子注入操作的剖视图；

图29所示为本发明半导体器件的形成方法实施例中在空腔中填充背栅后的剖视图；

图30和图31所示为本发明半导体器件的形成方法实施例中去除第二介质层以暴露栅极、背栅和源漏区后的剖视图；

图32和图33所示为本发明半导体器件的形成方法实施例中在栅极、背栅和源漏区上形成接触区后的剖视图。

具体实施方式

下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。

此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。

本发明提供了各种特定工艺和/或材料的例子。但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。

如图2所示，根据本发明实施例的半导体器件包括：半导体基体120，所述半导体基体120位于绝缘层100上，所述绝缘层100位于半导体衬底110上；源漏区140，所述源漏区140接于所述半导体基体120中相对的第一侧面126；栅极160，所述栅极160位于所述半导体基体120中相对的第二侧面128上；背栅124，所述背栅124位于所述半导体衬底110上并嵌于所述半导体基体120和所述绝缘层100中。

在半导体基体120中嵌有背栅124，可在提供与现有技术相比具有相同沟道区厚度的半导体基体120中，使形成于半导体基体120第二侧面128上的各栅极160间的距离增加，进而使栅极160与源漏区140之间的距离h’增加，利于减小寄生电容。而背栅124可用于调节半导体器件的阈值电压，并可减少因掺杂物波动引起的可变性。通过对背栅124施加不同的电压，可使半导体器件的阈值电压升高或降低。此外，在半导体基体120高度不变的前提下，与现有技术相比具有相同沟道区厚度的半导体基体120的外围面积增加，接于半导体基体120的源漏区140的截面积随之增加(因为源漏区140的宽度d’增加)，利于进一步减小源漏区140的电阻。再者，由于在半导体基体120和绝缘层100中形成空腔并嵌入背栅124，在源漏区140之间形成隔断区，利于减小短沟道效应。进一步地，通过调节背栅124的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；背栅124的应力作用于半导体基体120，将在半导体基体120中产生类型相反的应力，即，在PMOS器件中半导体基体120内产生压应力，在NMOS器件中半导体基体120内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。

其中，半导体基体120可为形成于绝缘层100上的硅，在半导体基体120中已形成掺杂区(如扩散区和晕环)，以提供器件的沟道区。在半导体器件的一个实施例中，在第二侧面128和背栅124之间夹有沟道层和掩膜层，沟道层夹于绝缘层100和掩膜层之间。此时，沟道层材料可为硅(已形成掺杂区)，在垂直于第二侧面的方向上，沟道层的厚度为5nm～40nm。掩膜层材料可为氮化硅或层叠的氧化硅和氮化硅。对于NMOS器件，沟道层还可包含P型超陡后退阱；对于PMOS器件，沟道层还可包含N型超陡后退阱。其中，第一侧面可与第二侧面垂直。

半导体衬底110材料为硅，其上表面可包括掺杂层(图未示)，背栅124位于掺杂层上。掺杂层可为p型或n型掺杂材料，也可以为金属层或金属硅化物层。其中，掺杂层为p型或n型掺杂材料时，掺杂层的掺杂类型与接于掺杂层的背栅的掺杂类型相同(本文件内，掺杂层均与此相同，不再赘述)。在垂直于半导体衬底110的方向上，背栅124至少高于沟道层，利于均匀地对沟道区调整阈值电压，并均匀地提供应力。背栅124材料为掺杂或未掺杂的多晶硅或非晶硅、或者金属中的一种或其组合。背栅124可经由掺杂层与外电路形成互连。

在半导体器件的一个实施例中，还包括形成于半导体衬底110上并环绕背栅124的侧墙(图未示)，用于隔离背栅124与沟道层，以防止背栅124与沟道层之间的接触短路。侧墙材料为铪基氧化物、氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，且在垂直于第二侧面的方向上，侧墙的厚度为2nm～10nm。侧墙还可作为背栅124与器件沟道区之间的介质层。侧墙可具有多层结构，相邻层之间材料可不同。

半导体器件还可包括半导体辅助基体122。半导体辅助基体122接于第一侧面126上，源漏区140可形成于半导体辅助基体122上。作为示例，半导体辅助基体122材料也可以为硅。此时，源漏区140可利用离子注入工艺形成于半导体辅助基体122上。此外，半导体辅助基体122的上表面可低于半导体基体120的上表面。本文件内，“上表面”意指半导体辅助基体122、半导体基体120或半导体衬底110中平行于绝缘层100的侧面。此时，源漏区140可采用外延法形成于半导体辅助基体122上。当半导体辅助基体122中包含Si时，对于PMOS器件，源漏区140材料可为Si_1-XGe_X(X的取值范围可为0～1，优选为0.1～0.7，可以根据工艺需要灵活调节，如0.2、0.3、0.4、0.5或0.6，本文件内未作特殊说明处，X的取值均与此相同，不再赘述)；对于NMOS器件，源漏区140材料可为Si:C(C的原子数百分比可以为0.2％～2％，如0.5％、1％或1.5％，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。利于利用源漏区140进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。

栅极160可经层叠的栅介质层162和功函数金属层164形成于第二侧面128上。栅介质层162可以选用铪基材料，如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可为氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合、及其与铪基材料的组合，如，可具有多层结构，相邻层之间材料可不同。功函数金属层164可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合。栅极160可为金属栅极，优选为多晶硅栅极，利于工艺控制。在第二侧面128和背栅124之间夹有沟道层和掩膜层，沟道层夹于绝缘层100和掩膜层之间。在垂直于半导体衬底110的方向上，栅极160、背栅124及(可选的)侧墙至少高于沟道层。

根据本发明的实施例，还提供了一种半导体器件的形成方法。

首先，如图3和图4所示，在绝缘体上硅(silicon on insulator，SOI)(硅层即为第一半导体层，该第一半导体层也可以为其他半导体材料，SOI包括顺次形成于半导体衬底200上的绝缘层202和硅层204，衬底200优选为硅衬底，在硅层表面可形成有掺杂层，以利于后续形成的背栅与外电路之间的互连)上，顺次形成停止层206(可为氧化硅)、牺牲层208(可为非晶硅)和保护层220(可为碳化硅)。再如图5和图6所示，图形化保护层220和牺牲层208。可采用刻蚀工艺执行所述图形化操作，刻蚀操作终止于停止层206。随后，如图7和图8所示，形成环绕图形化后的保护层220和牺牲层208的第一侧墙240。第一侧墙240材料可为氮化硅，可采用回刻(etch back)工艺形成第一侧墙240。其中，第一侧面可与第二侧面垂直。

其中，硅层204的厚度可为50nm～100nm，如60nm、70nm、80nm或90nm；停止层206的厚度可为5nm～20nm，如8nm、10nm、15nm或18nm；牺牲层208的厚度可为30nm～80nm，如40nm、50nm、60nm或70nm；保护层220的厚度可为20nm～50nm，如25nm、30nm、35nm或40nm；在垂直于第二侧面的方向上，第一侧墙240的厚度可为5nm～40nm，如10nm、20nm、25nm或30nm。

然后，如图9和图10所示，以第一侧墙240为掩膜，图形化停止层206和硅层204。可采用刻蚀工艺执行图形化操作，刻蚀操作终止于绝缘层202。随后，如图11和图12所示，确定源漏区区域并去除覆盖所述区域的第一侧墙240、保护层220和牺牲层208，暴露停止层206(非源漏区区域上可形成有硬掩膜222，所述硬掩膜222可在上述步骤中位于保护层220上，所述硬掩膜222可在适当的步骤中被去除，如，在暴露位于源漏区内的停止层220后)；同时，还暴露保护层220和牺牲层208中接于源漏区的侧面(图中未示出)。再后，如图13和图14所示，形成环绕保护层220、牺牲层208、图形化的停止层206和硅层204的第二侧墙242(可为氮化硅)。由此，形成半导体基底(在方法实施例中，第一侧面意指去除对应源漏区的部分保护层220和牺牲层208后暴露的侧面)。继而，形成源漏区和栅极后，以第一侧墙240和第二侧墙242为掩膜，去除保护层220、牺牲层208、停止层206、硅层204和绝缘层202，暴露衬底200，即可形成空腔，再在空腔中形成背栅，即可形成半导体器件。采用自对准技术形成所述半导体基底(进而形成半导体基体)，既利于减少应用掩模版的数目，也利于工艺精化。第二侧墙242的厚度可为7nm～20nm，如10nm、15nm或18nm。

需强调的是，栅极(实际为包含栅极的栅堆叠层，栅堆叠层包括逐层累积的栅介质层、功函数金属层和多晶硅层，多晶硅层也可替换为堆叠的金属层)可形成于图形化停止层和硅层之后、暴露位于源漏区区域的停止层之前。

具体地，如图15所示，在图形化停止层206和硅层204(如图9和图10所示)之后，在绝缘层202上形成栅堆叠层(其中，栅堆叠层包括顺次累积的栅介质层262、功函数金属层264和栅极材料层260。栅介质层262可以选用铪基材料，如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，及其与铪基材料的组合。功函数金属层264可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合。栅极材料层260可为金属，优选为多晶硅。随后，平坦化栅堆叠层，以暴露所述保护层220。继而，形成辅助掩膜层，所述辅助掩膜层覆盖栅堆叠层和保护层220。辅助掩膜层可为层叠的具有不同材质的介质层，如，在保护层220和第一侧墙240的材料为氮化硅时，辅助掩膜层可为第一辅助膜层282(氧化硅层)-第二辅助膜层284(氮化硅层)-第三辅助膜层286(氧化硅层)。经历上述操作后，俯视承载上述结构的衬底，只见氧化硅层。此后，在形成半导体基底之前，还需去除位于源漏区区域的辅助掩膜层和栅堆叠层。上述形成栅极的方法为综合考虑制程整合的结果，后续描述均以此为基础。需说明的是，还可利用其他方法形成栅极，且栅极也可形成于源漏区之后。根据本发明提供的教导，本领域技术人员能够灵活地形成栅极，不再赘述。

其中，栅介质层262的厚度可为2nm～3nm，如2.5nm。此外，在形成栅介质层262之前，还可形成交界氧化层，所述交界氧化层的厚度可为0.2nm～0.7nm，如0.5nm，图中均未示出。功函数金属层264的厚度可为3nm～10nm，如5nm或8nm。栅极材料层260的厚度可为50nm～100nm，如60nm、70nm、80nm或90nm。第一辅助掩膜层282的厚度可为2nm～5nm，如3nm或4nm。第二辅助掩膜层284的厚度可为10nm～20nm，如12nm、15nm或18nm。第三辅助掩膜层286的厚度可为10nm～20nm，如12nm、15nm或18nm。

实践中，如图16所示，在形成半导体基底后，去除位于源漏区区域的停止层206和部分厚度的硅层204(此时，位于栅堆叠层上的第一辅助掩膜286，即氧化硅层，也被去除)，以形成源漏基层(即为半导体辅助基体)，源漏基层的厚度可为5nm～20nm，如10nm或15nm。然后，如图17所示，沿面向第一侧面(第一侧面为去除部分厚度的硅层后暴露的硅层表面)的方向(图中箭头所示方向)执行第一离子注入操作，以在硅层204中形成扩散区和晕环。相比于现有技术中沿面向第二侧面的方向执行第一离子注入操作，更利于实践操作，也利于减少相邻半导体基体的间距，减少器件所用面积，进而减低制造成本。第一离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整，不再赘述。随后，如图18和图19所示，再在源漏基层上采用外延法形成第二半导体层244(对于PMOS器件，第二半导体层244材料为Si_1-XGe_X，掺杂剂量可为1×10¹⁹/cm³～1×10²¹/cm³；对于NMOS器件，第二半导体层244材料为Si:C，掺杂剂量可为1×10¹⁹/cm³～1×10²¹/cm³)后，可形成源漏区。利于利用源漏区进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。此外，源漏区也可在去除位于源漏区的停止层206后，不再去除部分厚度的硅层204，而是采用向硅层204执行离子注入操作后形成。

随后，形成空腔。首先，如图20和图21所示，形成平坦化的第一介质层290(如氧化硅)，并暴露辅助掩膜层中的第二辅助膜层284。可采用CMP(化学机械研磨)执行暴露第二辅助膜层284的操作。随后，如图22和图23所示，去除第二辅助膜层284(氮化硅层)和第一辅助膜层282(氧化硅层)及部分高度的栅堆叠结构，形成栅极266。在硅层204的厚度方向上，栅极266至少高于硅层204(用以形成沟道)，利于增加器件内沟道区的有效区域，进而提高沟道区内载流子的迁移率。经历此操作后，仍残留部分厚度的保护层220。再如图24和图25所示，形成第二介质层292(如氧化硅，用以在为形成空腔而去除保护层220时，减少已有结构所受的损伤)，所述第二介质层292暴露保护层220，却覆盖第一侧墙240和第二侧墙242。可采用先沉积第二介质层292，再CMP第二介质层292的工艺执行上述操作。然后，如图26和图27所示，以第二介质层292为掩膜，去除保护层220、牺牲层208、停止层206、硅层204和绝缘层202，以暴露衬底200(如暴露衬底200中的掺杂层)，形成空腔300。需说明的是，虽然实际上是因为有第二介质层292的保护，才使得在形成空腔300时，对其他结构影响较小，但是，却是因为有第一侧墙240和第二侧墙242的存在，才确定了空腔300的形貌。由此，在一定程度上，第一侧墙240和第二侧墙242也起到掩膜的作用。在形成源漏区后再形成空腔300，源漏区所受的由原填充空腔300的硅层204(第一半导体层)及停止层206和牺牲层208提供的反作用力消失，使得源漏区的应力损失更小。

继而，如图28所示，在形成空腔300后，向空腔300内执行第二离子注入操作(方向如图中箭头所示)，以在硅层204(用以提供沟道)中形成超陡后退阱。具体地，对于NMOS器件，沟道层包含P型超陡后退阱；对于PMOS器件，沟道层包含N型超陡后退阱。利于减薄耗尽层，进一步减小短沟道效应。第二离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整，不再赘述。

随后，如图29所示，在空腔300内形成侧墙322，且在垂直于半导体衬底200的方向上，侧墙322至少高于硅层204，即在空腔300内侧墙322至少覆盖硅层204，以防止背栅与沟道层之间的接触短路。侧墙322材料可为铪基氧化物、氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，在垂直于所述第二侧面的方向上，侧墙322的厚度为2nm～10nm。然后，采用回刻工艺在已形成侧墙322的空腔内填充第三介质层320，所述第三介质层320为背栅，其材料为掺杂或未掺杂的多晶硅或非晶硅、或者金属中的一种或其组合。通过调节背栅的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；背栅的应力作用于半导体基体，将在半导体基体中产生类型相反的应力，即，在PMOS器件中的半导体基体内产生压应力，在NMOS器件中的半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。背栅至少高于图形化的第一半导体层，利于对器件的沟道区均匀调整阈值电压，并均匀地提供应力。至此，已形成根据本发明实施例的半导体器件。

再后，如图30和图31所示，去除第二介质层292，暴露栅极266和源漏区244。再如图32和图33所示，在栅极266、源漏区244和背栅320上形成金属层并经历热处理操作，再进一步去除未反应的金属层，可在栅极266、源漏区244和背栅320上形成金属硅化物层246(即为接触区，用以在后续形成金属互连时减小接触电阻)。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。

Claims (31)

1.一种半导体器件，包括：

半导体基体，所述半导体基体位于绝缘层上，且所述绝缘层位于半导体衬底上；

源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；

栅极，所述栅极位于所述半导体基体的相对的第二侧面上；以及

背栅，所述背栅位于所述半导体衬底上并嵌于所述绝缘层和所述半导体基体中。

2.根据权利要求1所述的半导体器件，还包括：侧墙，所述侧墙形成于半导体衬底上并环绕所述背栅。

3.根据权利要求2所述的半导体器件，其中，所述侧墙材料包括铪基氧化物、氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合。

4.根据权利要求2所述的半导体器件，其中，在垂直于所述第二侧面的方向上，所述侧墙的厚度为2nm～10nm。

5.根据权利要求1所述的半导体器件，其中，在所述第二侧面和所述背栅之间夹有沟道层和掩膜层，所述沟道层夹于所述绝缘层和所述掩膜层之间。

6.根据权利要求5所述的半导体器件，其中，在垂直于所述第二侧面的方向上，所述沟道层的厚度为5nm～40nm。

7.根据权利要求5所述的半导体器件，其中，对于NMOS器件，所述沟道层包含P型超陡后退阱；对于PMOS器件，所述沟道层包含N型超陡后退阱。

8.根据权利要求5所述的半导体器件，其中，在垂直于所述半导体衬底的方向上，所述栅极和/或所述背栅至少高于所述沟道层。

9.根据权利要求1所述的半导体器件，其中，所述背栅材料为掺杂或未掺杂的多晶硅或非晶硅、或者金属中的一种或其组合。

10.根据权利要求1所述的半导体器件，其中，所述第一侧面与所述第二侧面垂直。

11.根据权利要求1所述的半导体器件，还包括：半导体辅助基体，所述半导体辅助基体的上表面低于所述半导体基体的上表面，所述半导体辅助基体接于所述第一侧面上，所述源漏区形成于所述半导体辅助基体上。

12.根据权利要求11所述的半导体器件，其中，所述半导体辅助基体中包含Si，

其中，对于PMOS器件，所述源漏区包括Si_1-XGe_X，0＜x＜1；对于NMOS器件，所述源漏区包括Si:C。

13.根据权利要求12所述的半导体器件，其中，在所述Si_1-XGe_X中，X的取值范围为0.1～0.7。

14.根据权利要求12所述的半导体器件，其中，在所述Si:C中，C的原子数百分比的取值范围为0.2％～2％。

15.根据权利要求1所述的半导体器件，其中，所述半导体衬底包括掺杂层，所述背栅位于所述掺杂层上。

16.一种半导体器件的形成方法，包括：

在半导体衬底上形成绝缘层；

在绝缘层上形成半导体基底；

形成源漏区，所述源漏区接于所述半导体基底的相对的第一侧面；

形成栅极，所述栅极位于所述半导体基底的相对的第二侧面上；

去除所述半导体基底和所述绝缘层内部分材料，以在所述半导体基底和所述绝缘层内形成空腔，所述空腔暴露所述半导体衬底；以及

在所述空腔中形成背栅。

17.根据权利要求16所述的方法，其中，形成所述半导体基底的步骤包括：

在所述绝缘层上形成第一半导体层、停止层、图形化的牺牲层和保护层以及环绕所述图形化的牺牲层和保护层的第一侧墙；

以所述第一侧墙为掩膜，形成图形化的停止层和第一半导体层；

确定源漏区区域并去除覆盖所述区域的第一侧墙、保护层和牺牲层，暴露停止层；以及

形成环绕保护层和牺牲层的第二侧墙，

其中，形成空腔的步骤包括：

以所述第一侧墙和所述第二侧墙为掩膜，去除所述保护层、所述牺牲层、所述第一半导体层和所述绝缘层，其中所述停止层材料与所述保护层、所述牺牲层、所述第一半导体层、所述第一侧墙和所述第二侧墙材料不同。

18.根据权利要求17所述的方法，其中，形成所述源漏区的步骤包括：

在形成所述半导体基底后，去除位于所述源漏区区域的所述停止层和部分厚度的所述第一半导体层，以形成源漏基层；以及

在所述源漏基层上形成第二半导体层。

19.根据权利要求18所述的方法，其中，所述第一半导体层包含Si，

其中，对于PMOS器件，所述第二半导体层包括Si_1-XGe_X，0＜x＜1；对于NMOS器件，所述第二半导体层包括Si:C。

20.根据权利要求19所述的方法，其中，在所述Si_1-XGe_X中，X的取值范围为0.1～0.7。

21.根据权利要求19所述的方法，其中，在所述Si:C中，C的原子数百分比的取值范围为0.2％～2％。

22.根据权利要求18所述的方法，其中，在所述源漏基层上形成所述第二半导体层之前，还包括：沿面向所述第一侧面的方向执行第一离子注入操作，以形成扩散区和晕环。

23.根据权利要求17所述的方法，其中，形成所述栅极的步骤包括：

在确定源漏区区域之前，形成栅堆叠层，在垂直于所述半导体衬底的方向上，所述栅堆叠层至少高于图形化的所述第一半导体层。

24.根据权利要求17所述的方法，其中，在垂直于所述第二侧面的方向上，所述第一侧墙的厚度为5nm～40nm。

25.根据权利要求17所述的方法，其中，在垂直于所述半导体衬底的方向上，所述背栅至少高于图形化的所述第一半导体层。

26.根据权利要求17所述的方法，在形成所述空腔之后、形成所述背栅之前，还包括：形成第三侧墙，所述第三侧墙附着于所述空腔的内壁，所述第三侧墙至少覆盖图形化的所述第一半导体层。

27.根据权利要求26所述的方法，其中，在垂直于所述第二侧面的方向上，所述第三侧墙的厚度为2nm～10nm。

28.根据权利要求16所述的方法，还包括：在形成所述空腔后，向所述空腔内执行第二离子注入操作，

其中，对于NMOS器件，形成P型超陡后退阱；对于PMOS器件，形成N型超陡后退阱。

29.根据权利要求16所述的方法，其中，所述第一侧面与所述第二侧面垂直。

30.根据权利要求16所述的方法，其中，所述背栅材料为掺杂或未掺杂的多晶硅或非晶硅、或者金属中的一种或其组合。

31.根据权利要求16所述的方法，其中，在形成所述绝缘层之前，还包括：在所述半导体衬底中形成掺杂层，所述背栅位于所述掺杂层上。

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