CN102468902A - LTE系统Turbo编码速率匹配/解速率匹配的方法 - Google Patents

Abstract

一种LTE系统中Turbo编码速率匹配/解速率匹配的方法，该方法包括：根据编码块的数据长度K确定交织模式；由系统比特流得到系统矩阵，第一校验比特流P1与第二校验比特流P2交替存放得到校验矩阵，从系统矩阵的第1列开始每8列为一个子系统矩阵，从校验矩阵的第1列开始每8列为一个子校验矩阵；确定系统矩阵地址和校验矩阵地址；系统比特流的数据打包后放置于地址中，校验比特流数据打包后置于校验矩阵的地址中；按列输出系统矩阵地址中和校验矩阵地址中的数据，得到速率匹配/解速率匹配后的比特流。应用本发明实施例以后，能够加快速率匹配/解速率匹配的速度。

Description

LTE系统Turbo编码速率匹配/解速率匹配的方法

技术领域

本发明涉及通信技术领域，更具体地，涉及LTE系统Turbo编码速率匹配/解速率匹配的方法。

背景技术

长期演进(LTE)是3G通信技术的长期演进，为未来的无线通信系统提供了更高的传输速率，其高速的码率给基站和终端的基带处理带来了沉重的负担。对于LTE技术中的基带处理而言，如何加快比特级的数据处理速度，尤其是传输信道的速率匹配处理速度是整个基带处理的瓶颈之一。

现有Turbo编码的传输信道速率匹配过程如附图1所示。发送端原始的比特流经过Turbo编码后得到系统比特流第一校验比特流

第二校验比特流

共计三路数据。

和

三路比特流的长度相同，比特流的长度等于K+4，K是编码块的数据长度，4是尾比特。尾比特是经过Turbo编码剩余的比特。

和三路比特流分别输入子块交织器，即比特流送入一个R行，32列的矩阵中，逐行写入，再进行列间置换，然后逐行读出分别得到与

相对应的输出比特流

与

相对应的输出比特流

与

相对应的输出比特流进入比特收集模块。在比特收集模块中，收集的方式是系统比特流在前，第一校验比特流与第二校验比特流交替存放，构成一个完整的比特流w_k。再根据速率匹配的起始位置和速率匹配输出的长度，裁剪或者重复取数，直到满足输出长度要求输出比特流e_k至终端。

根据上述整体流程分析，不需要等到系统比特流

第一校验比特流

第二校验比特流

同时到达才开始速率匹配操作，而是将Turbo后编码的各个比特流编码后分别进行速率匹配。由于需要反复读取内存中比特流中的数据，因此上述速率匹配的处理速度较低。

发明内容

本发明实施例提出一种LTE系统中Turbo编码速率匹配/解速率匹配的方法，能够加快速率匹配/解速率匹配的速度。

一种LTE系统中Turbo编码速率匹配/解速率匹配的方法，该方法包括：

根据编码块的数据长度K确定交织模式；

由系统比特流得到系统矩阵，第一校验比特流P1与第二校验比特流P2交替存放得到校验矩阵，从系统矩阵的第1列开始每8列为一个子系统矩阵，从校验矩阵的第1列开始每8列为一个子校验矩阵；

从N＝1开始并按1递增，直至N＝8，依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址，从N＝1开始并按1递增，直至N＝8，依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址；

每次提取中，选择4个系统比特流的字打包后按照预定规则置于所述系统矩阵地址中，选择4个P1的字和4个P2的字打包后按照预定规则置于所述校验矩阵的地址中，该选择包括S次循环，S等于子系统矩阵的行数R减1后除以4向下取整，R等于K加4后除以32向上取整；

按列输出系统矩阵地址中和校验矩阵地址中的数据，得到速率匹配/解速率匹配后的比特流。

所述根据编码块的数据长度K确定交织模式包括，K对32取余数，由所述余数确定交织模式。

所述依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址包括，根据交织模式确定交织索引，由交织索引依次偏移每个子系统矩阵的第N列中每个数据的地址得到该列每个数据的中间偏移地址，再根据交织模式和N整体偏移所述中间偏移地址得到系统矩阵地址；

所述依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址包括，根据交织模式确定交织索引，由交织索引依次偏移每个子校验矩阵的第N列中每个数据的地址得到该列每个数据的中间偏移地址，再根据交织模式和N整体偏移所述中间偏移地址得到校验矩阵地址。

所述由交织索引依次偏移每个子系统矩阵的第N列中每个数据的地址得到中间偏移地址之前进一步包括，计算系统矩阵的起始列位置，系统矩阵的起始位置等于k₀，

N_cb为速率匹配软Buffer大小，RV是冗余版本参数。

当k₀大于32，系统矩阵的起始列位置等于k′₀，

所述根据交织模式和N整体偏移所述中间偏移地址得到系统矩阵地址包括，根据交织模式和N确定整体偏移量，然后根据整体偏移量整体偏移所述中间偏移地址得到系统矩阵地址；

所述根据交织模式和N整体偏移所述中间偏移地址得到校验矩阵地址包括，根据交织模式和N确定整体偏移量，然后根据整体偏移量整体偏移所述中间偏移地址得到校验矩阵地址。

所述根据交织模式和N确定整体偏移量包括，由交织模式确定填充比特，整体偏移量H等于32减去填充比特后与P1的第N个数据的和。

所述根据交织模式和N确定整体偏移量包括，由交织模式确定多余比特，整体偏移量H等于P1的第N个数据与填充比特的差。

所述选择4个系统比特流的字打包后按照预定规则置于所述系统矩阵地址包括，

从第0个系统字开始，每隔8个字取出比特流的字，得到第一系统字、第二系统字、第三系统字和第四系统字；分别取所述四个系统字的最高数据组成第一系统输出字，次高数据组成第二系统输出字，次低数据组成第三系统输出字，最低数据组成第四系统输出字；

将所述第一系统输出字放置于所述系统矩阵第S行第1个数据至第4个数据的地址中，将所述第二系统输出字放置于所述系统矩阵第S行第9个数据至第12个数据的地址中，将所述第三系统输出字放置于所述系统矩阵第S行第5个数据至第8个数据的地址中，将所述第四系统输出字放置于所述系统矩阵第S行第13个数据至第16个数据的地址中。

所述选择4个P1的字和4个P2的字打包后按照预定规则置于所述校验矩阵的地址中包括，

顺序从P1取出第0个字和第8个字，依次记为第一校验字和第二校验字，顺序从P2取出第1个字和第9个字，依次记为第三校验字和第四校验字；

分别取第一校验字至第四校验字的最高数据组成第一校验输出字，次高数据组成第二校验输出字，次低数据组成第三校验输出字，最低数据组成第四校验输出字；

将所述第一校验输出字放置于所述校验矩阵第S行第1个数据至第4个数据的地址中，将所述第二校验输出字放置于所述校验矩阵第S行第9个数据至第12个数据的地址中，将所述第三校验输出字放置于所述校验矩阵第S行第5个数据至第8个数据的地址中，将所述第四校验输出字放置于所述校验矩阵第S行第13个数据至第16个数据的地址中；

然后，再顺序从P1取出第16个字和第24个字，依次记为第五校验字和第六校验字，顺序从P2取出第17个数据和第25个数据，依次记为第七校验字和第八校验字；

分别取第五校验字至第八校验字的最高数据组成第五校验输出字，次高数据组成第六校验输出字，次低数据组成第七校验输出字，最低数据组成第八校验输出字；

将所述第五校验输出字放置于所述校验矩阵第S+1行第1个数据至第4个数据的地址中，将所述第六校验输出字放置于所述校验矩阵第S+1行第9个数据至第12个数据的地址中，将所述第七校验输出字放置于所述校验矩阵第S+1行第5个数据至第8个数据的地址中，将所述第八校验输出字放置于所述校验矩阵第S+1行第13个数据至第16个数据的地址中。

当S次循环后存在剩余数据时，每次取一个剩余数据放置于所述剩余数据的地址中。

当N等于8进一步包括，根据交织模式填充系统数据的多余比特，根据交织模式填充校验数据的多余比特。

从上述技术方案中可以看出，在本发明实施例中，首先根据编码块的数据长度确定交织模式，然后将系统矩阵分为子系统矩阵和将校验矩阵分为子校验矩阵；根据交织模式按列计算系统矩阵地址和校验矩阵地址，将每四个字的系统比特流打包放置于系统矩阵地址中，每四个字的P1和每四个字的P2打包放置于校验矩阵的地址中，按列输出系统矩阵和校验矩阵。将打包后的数据放置于相对应的地址中，有利于处理器的流水操作，从而能够加快速率匹配的速度。相同的技术方案也可以应用于解速率匹配中，从而能够加快解速率匹配的速度。

附图说明

图1为现有技术中Turbo编码的速率匹配示意图；

图2为本发明LTE系统中Turbo编码速率匹配的方法流程示意图；

图3为本发明实施例中交织模式1的示意图；

图4为本发明实施例中交织模式2的示意图；

图5为本发明实施例中交织模式3的示意图；

图6为本发明实施例中交织模式4的示意图；

图7为本发明实施例输入数据存储示意图；

图8为本发明实施例中数据打包操作示意图。

具体实施方式

为使本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再作进一步详细的说明。

在本发明实施例中，系统比特流、第一校验比特流(P1)和第二校验比特流(P2)同时并行处理，且连续4个字的数据读写操作构造出适合主流处理器实现打包数据操作的数据存取结构，并减少了对内存的读写次数。处理方式简单，循环结构清晰，不存在判断跳转等打断流水线的操作，处理器能够更快的取数据计算，并且把子块交织后的数据直接映射到输出位置上，进而加快速率匹配的速度。

在本发明中，Turbo编码速率匹配包括以下步骤A至E：

步骤A、根据编码块的数据长度K确定交织模式。

步骤B、由系统比特流得到系统矩阵，P1与P2交替存放得到校验矩阵，从系统矩阵的第1列开始每8列为一个子系统矩阵，从校验矩阵的第1列开始每8列为一个子校验矩阵。

P1与P2交替存放得到校验矩阵与现有技术的实现方式相同，在此不再赘述。系统矩阵共32列，由四个子系统矩阵构成；校验矩阵共32列，同样的由四个子校验矩阵构成。

步骤C、依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址，依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址。

每次提取子系统矩阵的第N列，子校验矩阵的第N列，直至完成8次循环，以计算系统矩阵中的数据地址和校验矩阵中的数据地址。当N小于8则继续提取每个子矩阵的第N+1列，N的初始值是1。

步骤D、选择4个系统比特流的字打包后置于所述系统矩阵地址中，选择4个P1的字和4个P2的字打包后置于所述校验矩阵的地址中，所述选择包括S次循环，S等于子矩阵的行数R减1除以4向下取整，R等于K加4后除以32向上取整。

对系统比特流的数据打包处理放置于系统矩阵的数据地址中；对P1和P2的数据打包处理放置于校验矩阵的数据地址中。每个字包括4个数据，在本发明的技术方案中，选择四个字即选择16个数据。

步骤E、按列输出系统矩阵地址中和校验矩阵地址中的数据，得到速率匹配后的比特流。

参见附图2是LTE系统中Turbo编码速率匹配的方法流程示意图，具体包括以下步骤：

步骤201、确定交织模式。

由于子块交织矩阵固定为32列，根据编码块的数据长度K对32取余数，余数共有四种情况即0，8，16和24，针对于不同的余数需要填充不同的比特。余数是0则该编码块属于交织模式1；余数是8则该编码块属于交织模式2；余数是16则该编码块属于交织模式3；余数是24则该编码块属于交织模式4。4种交织模式决定了矩阵数据地址的偏移量

LTE规定了固定的188种编码块长度，下面对这188种编码块长度进行分析：

步长为8的编码块长度共计60种：

40，48，56，64，72，80，88，96，104，112，120，128，136，144，152，160，168，176，184，192，200，208，216，224，232，240，248，256，264，272，280，288，296，304，312，320，328，336，344，352，360，368，376，384，392，400，408，416，424，432，440，448，456，464，472，480，488，496，504，512。

步长为16的编码块长度共计32种

528，544，560，576，592，608，624，640，656，672，688，704，720，736，752，768，784，800，816，832，848，864，880，896，912，928，944，960，976，992，1008，1024。

步长为32的编码块长度共计32种

1056，1088，1120，1152，1184，1216，1248，1280，1312，1344，1376，1408，1440，1472，1504，1536，1568，1600，1632，1664，1696，1728，1760，1792，1824，1856，1888，1920，1952，1984，2016，2048。

步长为64的编码块长度共计64种

2112，2176，2240，2304，2368，2432，2496，2560，2624，2688，2752，2816，2880，2944，3008，3072，3136，3200，3264，3328，3392，3456，3520，3584，3648，3712，3776，3840，3904，3968，4032，4096，4160，4224，4288，4352，4416，4480，4544，4608，4672，4736，4800，4864，4928，4992，5056，5120，5184，5248，5312，5376，5440，5504，5568，5632，5696，5760，5824，5888，5952，6016，6080，6144。

其中，对于步长为32和64的编码块，K对32取余数为0，均满足交织模式1的要求；步长为16的编码块，528满足交织模式3，544满足交织模式1，依次交替；步长为8的编码块中既有满足交织模式3的编码块也有满足交织模式1的编码块。

上述编码块对32取余得到每个编码块所属交织模式。

交织模式1对应的编码块长度：共计127种

64，96，128，160，192，224，256，288，320，352，384，416，448，480，512，544，576，608，640，672，704，736，768，800，832，864，896，928，960，992，1024，1056，1088，1120，1152，1184，1216，1248，1280，1312，1344，1376，1408，1440，1472，1504，1536，1568，1600，1632，1664，1696，1728，1760，1792，1824，1856，1888，1920，1952，1984，2016，2048，2112，2176，2240，2304，2368，2432，2496，2560，2624，2688，2752，2816，2880，2944，3008，3072，3136，3200，3264，3328，3392，3456，3520，3584，3648，3712，3776，3840，3904，3968，4032，4096，4160，4224，4288，4352，4416，4480，4544，4608，4672，4736，4800，4864，4928，4992，5056，5120，5184，5248，5312，5376，5440，5504，5568，5632，5696，5760，5824，5888，5952，6016，6080，6144。

交织模式2对应的编码块长度：共计15种

40，72，104，136，168，200，232，264，296，328，360，392，424，456，488。

交织模式3对应的编码块长度：共计31种

48，80，112，144，176，208，240，272，304，336，368，400，432，464，496；

528，560，592，624，656，688，720，752，784，816，848，880，912，944，976，1008。

交织模式4对应的编码块长度：共计15种

56，88，120，152，184，216，248，280，312，344，376，408，440，472，504。

步骤202、分割系统矩阵和校验矩阵。

系统比特流依次组成四个子系统矩阵，每个子系统矩阵共8列，前7列每列有R个数据，第8列有R-1个数据；校验比特流依次组成四个子校验矩阵，每个子校验矩阵共8列，前7列每列有2(R-1)个数据，第8列有2R个数据。由于校验矩阵是由P1和P2交替存放获得的，因此校验矩阵中每列数据的长度要比系统矩阵每列数据的长度更长。

下面对于每种交织模式举例说明：

交织模式1：对应填充比特N_D＝28，即比特流的长度中的编码块长度可以被32整除的情况。例K＝6144，参见附图3。

前32列较短的长度对应系统矩阵，后32列较长的长度对应校验矩阵。系统比特依次由四个子系统矩阵构成，其中短的矩形条是不含多余比特的列，长度为R-1，长的矩形条是含多余比特的列，长度为R。多余比特是交织矩阵中不满足列长度多余的比特。校验比特依次由四个子校验矩阵构成，其中短的矩形条是不含多余比特的列，长度为2(R-1)，长的矩形条是含多余比特的列，长度为2R。

交织模式2：对应N_D＝20，即比特流的长度中的编码块长度对32取余为8的情况。例K＝488，参见附图4。

交织模式3：对应N_D＝12，即比特流的长度中的编码块长度对32取余为16的情况。例K＝496，参见附图5。

交织模式4：对应N_D＝4，即比特流的长度中的编码块长度对32取余为32的情况。例K＝504，参见附图6。

类似于交织模式1，交织模式2、3、4与交织模式1不同点在于K的不同，其系统矩阵与校验矩阵相应的列长度不同。

步骤203、计算第N列的系统矩阵地址和校验矩阵地址。

依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址，依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址。

每个子系统矩阵共8列，一次循环计算每个子系统矩阵的一列数据地址，共进行八次循环就可以计算出所有系统矩阵地址；相应的，每个子校验矩阵也是8列，一次循环计算每个子校验矩阵的一列数据地址，共进行八次循环就可以计算出所有校验矩阵地址。因此N的初始值是1，且N的最大值是8。

步骤2031、计算交织索引。

交织索引是根据交织模式所确定的矩阵中每个数据地址的偏移量的列表。针对不同的交织模式，计算出每种交织模式中每个数据地址的偏移量，相应的系统矩阵中每个数据地址增加相应的偏移量得到中间偏移地址，然后根据交织模式和N整体偏移每个数据的中间偏移地址得到系统矩阵地址；校验矩阵中每个数据地址增加相应的偏移量得到中间偏移地址，然后根据交织模式和N整体偏移每个数据的中间偏移地址得到校验矩阵地址。

下面详细说明交织索引的计算：

首先根据冗余版本参数RV和速率匹配软Buffer N_cb的大小，以及LTE协议描述的公式计算出起始列k₀：

上式中，R为子系统矩阵的行数，N_cb为速率匹配软Buffer大小，RV为冗余版本参数，范围：0，1，2，3。其中，N_cb为已知参数，RV是已知参数。

另外，由于矩阵排列形式的特殊性，如果k₀大于32，则系统矩阵的起始列位置等于k′₀：

$k_0^{\′}=\frac{k_0}{2}+16---\left(2\right)$

公式(2)保证了k′₀的取值范围是2到53。由于校验矩阵是P1和P2合并在一起，如果校验矩阵每列数据数目与系统矩阵每列数据相同，则校验矩阵应该是是64列。而对于LTE系统而言，P1和P2单独计算，则校验矩阵共96列。如果按照原公式(1)计算，则k₀的取值范围为2到74。通过公式(2)计算后，相当于把原来对应的列数折算成校验矩阵所在的列数。例如原来是74列，经过公式(2)计算后是在第53列。

系统矩阵的起始列位置确定后，根据四种交织模式分别计算交织索引。

对每一列的长度赋值即初始化每一列的长度，赋值可能为R，R-1或者2R，2(R-1)共计四种可能。

第K列的开头位置的输出索引值为0，第K+1列的开头位置的输出索引值是第K列开头位置的输出索引值加上第K列的长度，以此类推。特别的，由于RV参数的原因，第0列始终会放到后面，因此第0列的开头位置的输出索引值是第63列的开头位置的输出索引值加上第63列的长度。

此外，还需要计算多余比特的输出地址索引，对于系统矩阵，由于仅有1个比特的多余比特，多余比特的输出地址相当于该多余比特所在列的下一列的输出地址索引减1；对于校验矩阵，由于有2个比特的多余比特，多余比特的输出地址相当于该多余比特所在列的下一列的输出地址索引减2。

结合填充比特的个数，可以得到如下4种交织模式的特点。

交织模式1，N_D＝28，系统比特和P1的交织模式如下：

<4，20，12，28，8，24，16，0，6，22，14，30，10，26，18，2，5，21，13，29，9，25，17，1，7，23，15，31，11，27，19，3>

当系统比特流和P1取第31个元素的时候，即图3矩阵中的第59列，P2取第0个元素。这个时候取数据有一个跳变，因此，为了构造特殊的结构，需要把我们定义的矩阵中的59到64列的输出列的起始地址依次向后偏移1个单位，同时把相应列的多余比特起始地址向后偏移1个单位。

交织模式2，N_D＝20，系统比特和P1的交织模式如下：

<12，28，20，4，16，0，24，8，14，30，22，6，18，2，26，10，13，29，21，5，17，1，25，9，15，31，23，7，19，3，27，11>

当系统比特流和P1取第31个元素的时候，即图4矩阵中的第57列，P2取第0个元素。这个时候取数据有一个跳变，因此，为了构造特殊的结构，需要把我们定义的矩阵中的57到64列的输出列的起始地址依次向后偏移1个单位，同时把相应列的多余比特起始地址向后偏移1个单位。

交织模式3，N_D＝12，系统比特和P1的交织模式如下：

<20，4，28，12，24，8，0，16，22，6，30，14，26，10，2，18，21，5，29，13，25，9，1，17，23，7，31，15，27，11，3，19>

当系统比特流和P1取第31个元素的时候，即图5矩阵中的第58列，P2取第0个元素。这个时候取数据有一个跳变，因此，为了构造特殊的结构，需要把我们定义的矩阵中的58到64列的输出列的起始地址依次向后偏移1个单位，同时把相应列的多余比特起始地址向后偏移1个单位。

交织模式4的，N_D＝4，系统比特和P 1的交织模式如下：

<28，12，4，20，0，16，8，24，30，14，6，22，2，18，10，26，29，13，5，21，1，17，9，25，31，15，7，23，3，19，11，27>

当系统比特流和P1取第31个元素的时候，即矩阵中的第56列，P2取第0个元素。此时取数据有一个跳变，因此，为了构造特殊的结构，需要将矩阵中的56到64列输出列的起始地址依次向后偏移1个单位，同时把相应列的多余比特起始地址向后偏移1个单位。

交织索引的大小是64+56＝120个长度。前64个索引存储系统矩阵32列、校验矩阵32列共计64列的起始地址索引，即开头的比特在输出缓存中的位置；后56个索引是每个特殊的长度列的多余比特在输出缓存中的位置。由于校验矩阵的含多余比特的长列中两个多余比特是紧密连接的，因此只需要计算一个地址索引即可，另外一个多余比特的地址可以根据该地址索引加

交织模式1的系统矩阵和校验矩阵分别有4个多余比特在最后一行，这里之所以是最后一行是把填充比特NULL放到了最后一行，因此称为多余比特，仅需要8个多余比特的索引。同样地，交织模式2需要24个剩余比特的索引。交织模式3需要40个剩余比特的索引，交织模式4需要56个剩余比特的索引。按照交织模式4取最大的长度是56，上述共计120个索引。这120个地址索引，决定了输出数据存储的偏移量。

在速率匹配之前预先计算好上述索引参数。由于LTE系统存在多个编码块的长度相同的情况，因此对于相同的编码块仅需要计算一次交织索引即可。

步骤2032、根据交织模式和N整体偏移中间偏移地址分别得到系统矩阵地址和校验矩阵地址。

由于子块交织器中的字块交织矩阵有32列，则编码块的填充比特等于32减去K+4对32取余。系统比特流、P1和P2的长度均等于K+4。即：交织模式1对应的填充比特N_D等于28个；交织模式2对应的N_D等于20个；交织模式3对应的N_D等于12个；交织模式4对应的N_D等于4个。

根据N_D结合表一中P 1的交织模式的前八个数据，可以得到四种交织模式每一列数据的整体偏移量。当32减去N_D后，与P1第N个数据的和小于等于32，整体偏移量H等于32减去N_D后与P1第N个数据的和；当32减去N_D后，与P1的第N个数据的和大于32，整体偏移量H等于P1的第N个数据减去N_D。

表1 P1校验矩阵交织模式

<0，16，8，24，4，20，12，28，2，18，10，26，6，22，14，30，1，17，9，25，5，21，13，29，3，19，11，27，7，23，15，31>

交织模式1：N_D＝28对应每一列的H分别为：4，20，12，28，8，24，16，0；

交织模式2：N_D＝20对应每一列的H分别为：12，28，20，4，16，0，24，8；

交织模式3：N_D＝12对应每一列的H分别为：20，4，28，12，24，8，0，16；

交织模式4：N_D＝4对应每一列的H分别为：28，12，4，20，0，16，8，24。

即对于交织模式1的编码块，其子系统矩阵和子校验矩阵的第一列的整体偏移量是4，第二列的整体偏移量是20，以此类推可以得到第三列至第八列的整体偏移量。本文中的整体偏移量是指该列数据的地址的偏移量。

步骤204、循环S次打包系统比特流的数据，打包P1和P2的数据。

在步骤203中已经计算得到系统矩阵和校验矩阵中数据对应的地址。步骤204中将系统比特流的数据打包放置于系统矩阵中的地址；将P1和P2的数据打包放置于校验矩阵中的地址。循环次数S等于子系统矩阵的行数R减1除以4向下取整，R等于K加4后除以32向上取整。

当S次循环后若存在剩余数据，则每次取一个剩余数据放置于剩余数据的地址中。

对于系统比特流、P1和P2的输入数据共三个码流的存放如附图7所示。在系统比特流中的第一个字由数据S₀、数据S₁、数据S₂和数据S₃构成，P1的第一个字由数据P₀、数据P₁、数据P₂和数据P₃构成，而P2的第一个字仅由在第四个位置中的数据B₀构成。若系统比特流、P1和P2的输入数据不满足上述条件，则需要将不满足条件的比特流调整到上述条件。调整方式是现有技术，在此就不再赘述。

下面详细介绍将系统比特流的字打包放置于系统矩阵中的地址。

从第0个字开始，每隔8个字取出系统比特流的字，得到第一系统字A0、第二系统字A8、第三系统字A16和第四系统字A24。参见附图8，分别取四个系统字的最高数据组成第一系统输出字B0，次高数据组成第二系统输出字B8，次低数据组成第三系统输出字B16，最低数据组成第四系统输出字B16。上述过程为数据打包过程。其中，一个字是由四个数据构成。

将B0放置于系统矩阵第S行第1个数据至第4个数据的地址中，将B8放置于系统矩阵第S行第9个数据至第12个数据的地址中，将B16放置于系统矩阵第S行第5个数据至第8个数据的地址中，将B24放置于系统矩阵第S行第四列的第13个数据至第16个数据中。

进行S次循环后，系统比特流中的字分别放置于系统矩阵中的地址中。

将P1和P2的数据打包放置于校验矩阵中的地址，与对系统矩阵的数据打包不同之处在于，由于校验矩阵中的数据数目是系统矩阵中数据数目的两倍，因此系统矩阵进行一次数据打包，相应的校验矩阵进行二次数据打包。

顺序从P1取出第0个字和第8个字，依次记为第一校验字和第二校验字，顺序从P2取出第1个字和第9个字，依次记为第三校验字和第四校验字。

分别取第一校验字至第四校验字的最高数据组成第一校验输出字，次高数据组成第二校验输出字，次低数据组成第三校验输出字，最低数据组成第四校验输出字。

将第一校验输出字放置于校验矩阵第S行第1个数据至第4个数据的地址中，将第二校验输出字放置于校验矩阵第S行第9个数据至第12个数据的地址中，将第三校验输出字放置于校验矩阵第S行第5个数据至第8个数据的地址中，将第四校验输出字放置于所述校验矩阵第S行第13个数据至第16个数据的地址中。

然后，再顺序从P1取出第16个字和第24个字，依次记为第五校验字和第六校验字，顺序从P2取出第17个字和第25个字，依次记为第七校验字和第八校验字。

分别取第五校验字至第八校验字的最高数据组成第五校验输出字，次高数据组成第六校验输出字，次低数据组成第七校验输出字，最低数据组成第八校验输出字。

将第五校验输出字放置于校验矩阵第S+1行第1个数据至第4个数据的地址中，将第六校验输出字放置于校验矩阵第S+1行第9个数据至第12个数据的地址中，将第七校验输出字放置于校验矩阵第S+1行第5个数据至第8个数据的地址中，将第八校验输出字放置于校验矩阵第S+1行第13个数据至第16个数据的地址中。

步骤205、判断N小于8。

判断N是否小于等于8，若N小于8，则令N+1后返回步骤103；否则，执行步骤106。

由于系统矩阵由四个子系统矩阵构成，校验矩阵由四个子校验矩阵构成。子系统矩阵和子校验矩阵均有8列数据，当N＝8即子系统矩阵中每列数据均放置于系统矩阵的地址中，以及子校验矩阵中每列数据均放置于校验矩阵的地址中。

至此，系统矩阵地址中的数据和校验矩阵地址中的数据是速率匹配后的数据。

步骤206、按列输出系统矩阵地址中的数据和校验矩阵地址中的数据。

按列从第1列至第32列，依次输出系统矩阵地址中的数据；然后，按列从第33列至第64列，依次输出校验矩阵地址中的数据，得到速率匹配后的数据。

另外，步骤201至步骤206的技术方案还适应于LTE系统中Turbo编码解速率匹配。其技术方案的实现过程与Turbo编码速率匹配相同，不同点在于步骤2031中，起始列的位置等于0。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，该方法包括：

根据编码块的数据长度K确定交织模式；

由系统比特流得到系统矩阵，第一校验比特流P1与第二校验比特流P2交替存放得到校验矩阵，从系统矩阵的第1列开始每8列为一个子系统矩阵，从校验矩阵的第1列开始每8列为一个子校验矩阵；

从N＝1开始并按1递增，直至N＝8，依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址，从N＝1开始并按1递增，直至N＝8，依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址；

每次提取中，选择4个系统比特流的字打包后按照预定规则置于所述系统矩阵地址中，选择4个P1的字和4个P2的字打包后按照预定规则置于所述校验矩阵的地址中，该选择包括S次循环，S等于子系统矩阵的行数R减1后除以4向下取整，R等于K加4后除以32向上取整；

按列输出系统矩阵地址中和校验矩阵地址中的数据，得到速率匹配/解速率匹配后的比特流。

2.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述根据编码块的数据长度K确定交织模式包括，K对32取余数，由所述余数确定交织模式。

3.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述依次提取每个子系统矩阵的第N列后根据交织模式计算该列数据对应的系统矩阵地址包括，根据交织模式确定交织索引，由交织索引依次偏移每个子系统矩阵的第N列中每个数据的地址得到该列每个数据的中间偏移地址，再根据交织模式和N整体偏移所述中间偏移地址得到系统矩阵地址；

所述依次提取每个子校验矩阵的第N列后根据交织模式计算该列数据对应的校验矩阵地址包括，根据交织模式确定交织索引，由交织索引依次偏移每个子校验矩阵的第N列中每个数据的地址得到该列每个数据的中间偏移地址，再根据交织模式和N整体偏移所述中间偏移地址得到校验矩阵地址。

4.根据权利要求3所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述由交织索引依次偏移每个子系统矩阵的第N列中每个数据的地址得到中间偏移地址之前进一步包括，计算系统矩阵的起始列位置，系统矩阵的起始位置等于k₀，

N_cb为速率匹配软Buffer大小，RV是冗余版本参数。

5.根据权利要求4所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，当k₀大于32，系统矩阵的起始列位置等于<，

6.根据权利要求3所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述根据交织模式和N整体偏移所述中间偏移地址得到系统矩阵地址包括，根据交织模式和N确定整体偏移量，然后根据整体偏移量整体偏移所述中间偏移地址得到系统矩阵地址；

所述根据交织模式和N整体偏移所述中间偏移地址得到校验矩阵地址包括，根据交织模式和N确定整体偏移量，然后根据整体偏移量整体偏移所述中间偏移地址得到校验矩阵地址。

7.根据权利要求6所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述根据交织模式和N确定整体偏移量包括，由交织模式确定填充比特，整体偏移量H等于32减去填充比特后与P1的第N个数据的和。

8.根据权利要求6所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述根据交织模式和N确定整体偏移量包括，由交织模式确定多余比特，整体偏移量H等于P1的第N个数据与填充比特的差。

9.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述选择4个系统比特流的字打包后按照预定规则置于所述系统矩阵地址包括，

从第0个系统字开始，每隔8个字取出比特流的字，得到第一系统字、第二系统字、第三系统字和第四系统字；分别取所述四个系统字的最高数据组成第一系统输出字，次高数据组成第二系统输出字，次低数据组成第三系统输出字，最低数据组成第四系统输出字；

将所述第一系统输出字放置于所述系统矩阵第S行第1个数据至第4个数据的地址中，将所述第二系统输出字放置于所述系统矩阵第S行第9个数据至第12个数据的地址中，将所述第三系统输出字放置于所述系统矩阵第S行第5个数据至第8个数据的地址中，将所述第四系统输出字放置于所述系统矩阵第S行第13个数据至第16个数据的地址中。

10.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，所述选择4个P1的字和4个P2的字打包后按照预定规则置于所述校验矩阵的地址中包括，

顺序从P1取出第0个字和第8个字，依次记为第一校验字和第二校验字，顺序从P2取出第1个字和第9个字，依次记为第三校验字和第四校验字；

分别取第一校验字至第四校验字的最高数据组成第一校验输出字，次高数据组成第二校验输出字，次低数据组成第三校验输出字，最低数据组成第四校验输出字；

将所述第一校验输出字放置于所述校验矩阵第S行第1个数据至第4个数据的地址中，将所述第二校验输出字放置于所述校验矩阵第S行第9个数据至第12个数据的地址中，将所述第三校验输出字放置于所述校验矩阵第S行第5个数据至第8个数据的地址中，将所述第四校验输出字放置于所述校验矩阵第S行第13个数据至第16个数据的地址中；

然后，再顺序从P1取出第16个字和第24个字，依次记为第五校验字和第六校验字，顺序从P2取出第17个数据和第25个数据，依次记为第七校验字和第八校验字；

分别取第五校验字至第八校验字的最高数据组成第五校验输出字，次高数据组成第六校验输出字，次低数据组成第七校验输出字，最低数据组成第八校验输出字；

将所述第五校验输出字放置于所述校验矩阵第S+1行第1个数据至第4个数据的地址中，将所述第六校验输出字放置于所述校验矩阵第S+1行第9个数据至第12个数据的地址中，将所述第七校验输出字放置于所述校验矩阵第S+1行第5个数据至第8个数据的地址中，将所述第八校验输出字放置于所述校验矩阵第S+1行第13个数据至第16个数据的地址中。

11.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，当S次循环后存在剩余数据时，每次取一个剩余数据放置于所述剩余数据的地址中。

12.根据权利要求1所述LTE系统中Turbo编码速率匹配/解速率匹配的方法，其特征在于，当N等于8进一步包括，根据交织模式填充系统数据的多余比特，根据交织模式填充校验数据的多余比特。

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