用于半导体制备中的表面平坦化的方法
技术领域
本发明涉及一种用于半导体制备中的表面平坦化的方法。
背景技术
随着半导体制造工艺的不断发展和器件集成度的提高,器件的关键尺寸不断缩小,光刻工艺的DOF(Depth of Focus,景深)也在不断变小,因此对于衬底的平坦度要求越来越高,稍微有一些台阶差就可能导致不同高度的区域出现不同程度的离焦,从而导致图形无法精确成像。
同时光刻胶是一种对曝光波长透明的材料,因此它会呈现出随膜厚不同反射率不同,从而导致曝光能量不同引起关键尺寸不同的现象,通常被称为摆动曲线(swing curve)现象。而对于有高低台阶差的衬底,就会造成不同高度区域膜厚不同,从而因为swing curve现象造成关键尺寸不同,对于小尺寸器件,这种不同高度区域关键尺寸的失配会造成产品无法被精确控制的制造出来。
普通的平坦化技术都是直接单次填充或者直接多次填充,利用填充材料的流动性,在较低区域可以填充较多的填充材料,而在较高的区域则填充较少的填充材料,从而降低台阶差。个别的为了进一步提高效果,可以使用填充后全面回刻,再填充的方法,此方法与多次填充类似,但可以降低总的填充物厚度,为后续的刻蚀步骤减少刻蚀量,提高刻蚀工艺窗口。
使用普通方法可以有效地降低台阶高度差。但是仅针对较高尺寸的图形密度区面积较大的情况下最为适用,此时因为较高区域面积很大,因此填充材料可以均匀覆盖整片硅片(见图1),然后自然顺高低台阶差流动到较低区域注入,填充以后效果很好,其平坦化程度可以控制到所有尺寸,所有图形台阶差都在500埃以内。
如果较高尺寸的图形密度面积较小的情况下,此时截然相反(见图2至图5),因为较高区域面积很小,填充材料无法停留在较高区域,而是会在重力作用下自然向较低区域流动,因此要覆盖整片硅片,其所用的填充材料量要远远多于前种情况,而填充材料的价格较普通光刻胶高5~10倍,此时会导致成本非常高。而且由于填充过程中的材料本身重力作用很难被克服,因此很难做到均匀填充,其填充以后效果很差,不同图形,不同尺寸最终的台阶差别很大,因此平坦化效果很差。因此对于此类器件目前工艺上无法直接通过填充平坦化的方法实现小尺寸器件。比如双极型(Bipolar)器件,高频的RF-CMOS器件等受到台阶差的制约,工艺尺寸远远落后于普通的CMOS器件。目前CMOS器件可以实现32纳米甚至22纳米的量产,但RF-CMOS工艺依然停留在0.13微米左右。
发明内容
本发明要解决的技术问题是提供一种用于半导体制备中的表面平坦化的方法,其能在具有高低台阶差的衬底上制备出平坦化的表面。
为解决上述技术问题,本发明的用于半导体制备中的表面平坦化的方法,其为在衬底上淀积需要图形化的材料之后,包括如下步骤:
1)将抗反射材料淀积在需要图形化的材料上;
2)采用光刻工艺定义出图形,并刻蚀抗反射材料和需要图形化的材料,形成图形;
3)在衬底上旋涂负性光刻胶,至覆盖图形台阶;
4)进行直接曝光并显影,去除所述抗反射材料上的负性光刻胶;
5)而后采用有机填充材料进行填充,形成平坦化表面。
本发明的方法,在较高区域生成时,通过沉积抗反射材料,然后自对准刻蚀在较高区域处形成抗反射层,而后填充负性光刻胶,可以很方便的去除较高区域上的负性光刻胶,甚至可以实现较高区域和较低区域的反转,使后续的填充变得很容易。而且对于不同尺寸,不同图形都直接去除,然后再填充,保证了填充后的均匀性,可以实现较高区域面积较小时的均匀填充。和传统的反刻工艺相比,具有工艺简单,成本低的优势,而反刻工艺不具有选择性,效果较差,而本专利具有选择性,效果较好;使用的总的材料消耗少,费用低;对于不同尺寸,不同图形的填充效果均匀,最终填充后的台阶差小,而且硅片面内均匀度好。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1至图5为采用现有填充方法形成的结构示意图;
图6为本发明的方法流程示意图;
图7为与本发明的方法相应的一具体实施后结构示意图;
图8为与本发明的方法相应的又一具体实施后结构示意图;
图9为与本发明的方法相应的另一具体实施后结构示意图。
具体实施方式
由于负性光刻胶具有低于阈值E0曝光可以被显影,高于E0不可被显影的特性。因此利用抗反射层可以把衬底反射率消到很低,因此即使曝光能量高于E0,但在抗反射层上的部分实际有效曝光能量远低于E0,因此还是会被显影,而在没有抗反射层的区域,曝光能量依然高于E0,光刻胶可以被保留,因此不需要使用光刻掩膜版,只要进行全面曝光,就可以根据前层抗反射层的图形自对准形成图形。
本发明的用于半导体制备中的表面平坦化的方法,结合上述负性光刻胶的特性,在半导体制备中进行表面平坦化,具体为在衬底上淀积需要图形化的材料之后,包括如下步骤(见图6):
1)将抗反射材料淀积在需要图形化的材料上(该材料层为将形成具有高低台阶差图形的材料层)。抗反射材料可选为SiON或TiN。
2)采用光刻工艺定义出图形,并采用自对准刻蚀方法刻蚀抗反射材料和需要图形化的材料,形成图形;
3)接着旋涂负性光刻胶,至覆盖台阶;
4)进行直接曝光并显影,去除抗反射材料上的负性光刻胶。在这里,采用的曝光能量E可为:E0<E<E0*A,其中E0为所述负性光刻胶曝光后不溶解于显影液的阈值能量,A=r/R,R为所述抗反射材料在曝光波长下,和衬底形成的多层膜的衬底反射率,r为没有抗反射材料时在曝光波长下的衬底反射率。上述E0可通过曝光试验根据所使用的负性光刻胶进行标定。一般情况下,各种材料的折射率都是公知的。在不知道的情况下,也可以用测量折射率的设备测量出,有了折射率以后,可以通过菲涅尔公式算出反射率。
5)而后采用有机填充材料进行填充,形成平坦化表面。这里采用的有机填充材料为半导体制造中常用的材料,可为:BARC或有机抗反射材料。
本发明的方法,特别适用于较高区域面积较小时的衬底表面平坦化。进行平坦化后的硅片,可进一步进行光刻工艺或用于离子注入工艺。
下面以0.13微米的RF-CMOS器件中多晶硅栅极形成后的平坦化工艺为例:
1)在多晶硅淀积之后淀积抗反射材料SiON。抗反射材料SiON可采用CVD方法进行淀积,厚度可为300~600埃,此时反射率R为2%左右。而Si的典型反射率r为40%左右,因此得到差值比率为A=40%/2%=20。为了增加工艺窗口,可以尽可能降低其反射率。
2)采用光刻工艺定义出多晶硅栅的图形,而后自对准刻蚀SiON和多晶硅形成多晶硅栅与其上的SiON;多晶硅栅的典型高度为1000~5000埃,较高区域面积比例为随设计不同,大致为10%~40%。采用光刻工艺定义出多晶硅栅的图形后的具体结构可参见图7(1),图8(1)和图9(1),分别表示小尺寸孤立图形的情况、小尺寸密集图形的情况和大尺寸孤立图形的情况
3)接着旋涂负性光刻胶,覆盖多晶硅栅台阶,故其膜厚大于等于多晶硅栅的高度,为了保证效果,此处可以选取负性光刻胶的厚度比多晶硅栅的高度大2000埃以上。可通过曝光试验标定负性光刻胶的E0值。以0.13微米使用的一支KrF波段的含染料的光刻胶而言,典型的E0值在Si衬底上为4mj/cm2。具体结构可参见图7(2),图8(2)和图9(2)。
4)进行直接全面曝光,然后进行显影。在本实施例中,曝光波长为248纳米,曝光能量为4mj/cm2<E<4*A=80mj/cm2。其中没有抗反射层区的光刻胶曝光能量大于E0被保留,而在抗反射层区实际有效曝光能量小于E0被显影,最终自对准形成图形。此处曝光不一定要使用光刻机,也可以使用普通UV灯进行照射,可以降低生产成本。具体结构可参见图7(3),图8(3)和图9(3)。
5)最后填充有机填充材料,形成平坦化的平面。这里可以使用任何普通的商用填充材料,典型的有BARC或有机抗反射材料。具体结构可参见图7(4),图8(4)和图9(4)。