CN102428022B - 使用分段预图案的定向自组装嵌段共聚物 - Google Patents

使用分段预图案的定向自组装嵌段共聚物 Download PDF

Info

Publication number
CN102428022B
CN102428022B CN201080021334.7A CN201080021334A CN102428022B CN 102428022 B CN102428022 B CN 102428022B CN 201080021334 A CN201080021334 A CN 201080021334A CN 102428022 B CN102428022 B CN 102428022B
Authority
CN
China
Prior art keywords
domains
opening
substrate
poly
separate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080021334.7A
Other languages
English (en)
Other versions
CN102428022A (zh
Inventor
J.程
罗英惠
黎家辉
C.T.雷特纳
D.P.桑德斯
李伟健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102428022A publication Critical patent/CN102428022A/zh
Application granted granted Critical
Publication of CN102428022B publication Critical patent/CN102428022B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388Etch mask forming
    • B81C1/00404Mask characterised by its size, orientation or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147Film patterning
    • B81C2201/0149Forming nanoscale microstructures using auto-arranging or self-assembling material

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Nanotechnology (AREA)
  • Analytical Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

使用例如光刻法在基底上形成开口,该开口具有侧壁,其横截面由曲线轮廓的及凸面的区段构成。例如,该开口的横截面可由交迭的圆形区域构成。该侧壁在多个点邻接,在该邻接处限定突出部。包括嵌段共聚物的聚合物的层施加于该开口及该基底上,并让其自组装。在开口中形成分离、隔开的畴,将所述畴除去以形成孔,该孔可被转印至下方基底。这些畴及与它们所对应的孔的位置由侧壁及它们的相关突出部处定向于预定的位置。这些孔分开的距离可大于或小于该嵌段共聚物(及任何添加剂)在无任何侧壁下自组装时的这些孔分开的距离。

Description

使用分段预图案的定向自组装嵌段共聚物
技术领域
本发明涉及形成纳米级结构的方法。更具体而言,本发明涉及使用嵌段共聚物在预定位置形成具有孔或通路孔(vias)的装置。
背景技术
半导体装置典型地包括在基底上形成电路网。该装置可由数层电路线构成,且使用各种互连使这些层彼此连接及与任何下层的晶体管连接。一般而言,作为制造方法的一部分,形成通路孔或接触孔(以下统称为通路孔),其被转印至另一层,继而用金属充填以形成互连,使得各层电路彼此电连通。形成互连的现有技术方法通常仰赖一系列光刻及蚀刻步骤,以限定通路孔的位置及尺寸,从而限定对应互连的位置及尺寸。为此,可使用光致抗蚀剂及掩模。然而,使用用于大量制造的常规光刻法(例如193nm干式及浸没式光刻法)所形成的特征的尺寸已达到光刻工具的分辨率极限。
产生具有较小临界尺寸(CD)、较密间距及较佳CD均匀性的通路孔是未来技术节点的主要挑战之一;然而可以预期使用常规光刻法印刷超越22nm节点的通路孔图案甚为困难,即使使用昂贵及复杂的双重图案化工艺、分辨率强化技术(计算光刻法)、及严苛的布局设计限制,也是这样。不幸的是,在不久的未来,似乎尚无具有较高分辨率能力的替代性非光刻技术,诸如电子束光刻法或极紫外光刻法(EUV)显示已可用于大量制造。虽然电子束直写(direct write)光刻法具有极高分辨率度,然而其为直写技术,无法达到使大量制造成为可行所需的晶片产量水平。EUV光刻工具已经开发许多年;然而许多关于光源、聚光系统、掩模、及抗蚀剂的挑战依然存在,且可能会使EUV光刻法的任何实际应用延迟数年。
嵌段共聚物(BCP)图案化在建立较小尺寸图案的问题的可能解决方案上已受到瞩目。在适当条件下,该共聚物相的嵌段分开成微畴(microdomains)(亦称为“微相分离畴”或“畴”)以降低总自由能,且在此过程中,形成具有不同化学组分的纳米级特征。嵌段共聚物形成此种特征的能力使其被推荐用于纳米图案化,而且可形成具较小CD的特征的程度上,这应能使得使用常规光刻法则难以印刷的特征的构建成为可能。不过,在无来自基底的任何引导下,自组装的嵌段共聚物薄膜中的微畴典型地不会在空间上配准或对准。
为了解决空间配准及对准的问题,已使用定向自组装(DSA)。这是将自组装与经光刻方式限定的基底二者加以组合以控制某些自组装BCP畴的空间排列的方法。一种DSA技术为制图外延法(graphoepitaxy),其中自组装由经光刻方式预图案化的基底的拓朴特征所引导。BCP制图外延法提供具有比预图案本身的特征尺寸小的特征尺寸的亚光刻自组装特征。
一些基于BCP制图外延法的DSA的初期应用已被报导。嵌段共聚物的定向自组装已被用于减小用常规光刻方法所产生的孔的直径,如图1所示(参见例如美国公开专利申请第20080093743A1号)。依照该技术,将含有嵌段共聚物的溶液施加于具有开口124的拓朴状基底120上(图1A),从而填满开口。(为了清楚起见,在本文各图中只显示基底的一部分)。然后,由退火工艺,在开口124中形成微相分离畴128及132(图1B)。在该开口124中心形成的分离、隔开的聚合物畴132,随后经由蚀刻工艺除去,产生孔136,其小于对应的开口124。然而,注意由此种方法所实现的图案的间距与初始光刻预图案的间距相较并未改变(亦即,图案密度未增加)。
如图2A所示,总体图案密度(这里涉及较小CD及较小间距)通过在光刻法所限定的沟槽140中产生自组装聚合物畴的阵列而增加(参见Cheng等,Applied Physics Letters,2002,81,3657)。然而,对于各个自组装畴144的定位(placement)并无有效控制(图2B),因此对于经由蚀刻工艺所产生的对应孔148的最终位置无法控制(图2C)。因此,这些孔148并未形成所述多个畴具有预定位置的阵列,并且这些位置的标准偏差可与精确阵列相差高达平均中心对中心畴间隔的10%(参考Cheng等,Advanced Materials 2006,18,2505)。此种大小的差异使得此种定向自组装方法不适合需要定位的标准偏差σ为CD的3.5%(3σ为~10%)的图案化装置。
如图3A所示,在预图案化沟槽(由电子束光刻制造)的侧壁中纳入一个或更多个宽距分开的缺口(indentation)160,以配准嵌段共聚物畴的六角形阵列(参见C.Cheng等,Advanced Materials 2003,15,1599;及Cheng等,Nature Materials 2004,3,823)。然而,缺口160对于实现期望的畴164(从而与其对应的孔168)的位置准确度无足够的影响力,亦未破坏对应阵列的六角形对称。
发明内容
本文披露一种构建通路孔的DSA图案化方法,其利用BCP畴的小CD,同时提供BCP畴放置的精确控制以进行任意的图案布局,从而使得较高分辨率度的图案化成为可能。此外,披露了可与常规光刻工具及成像材料兼容的优选方法。
在此说明了嵌段共聚物制图外延法,其使用定向特征在任意预定的位置产生孔的阵列,这些以足够的精确性定位的孔可用于各种应用。在此可采用优选的定向自组装方法产生孔阵列,该孔阵列所具有的孔密度高于由光刻法所写入的分离孔的密度,而且即使孔为任意排列,亦可实现精确的配准。此项成功与现有技术形成对比,现有技术至多产生六角形阵列或方形阵列,其只能以周期及格构结构近似描述;这样的阵列无法用于半导体装置所需要的竖直互连布局。
本发明的一方面为一种方法,其包括:提供具有表面且该表面中具有开口的基底。该开口有边界,该边界包括曲线轮廓、凸的侧壁,该侧壁在它们邻接处限定突出部。该侧壁的基底表面的横截面由各具小于100nm的平均曲率半径的各个区段构成(但对不同区段而言,该平均曲率半径可相同或不同)。本方法还包括在表面上施加包括嵌段共聚物的聚合物层,其中该共聚物的成分彼此不混溶。让该聚合物在开口内部形成多个分离、隔开的畴(例如,退火工艺可用以引发该自组装),其中:i)各个分离、隔开的畴的位置由至少一个侧壁及形成该至少一个侧壁的至少一部分的突出部来预定,及ii)该畴具有各自的几何中心,且对任何给定畴而言,其中心与该给定畴的最近邻者的中心的隔开距离小于下述a)与b)的总和:a)为与预定该给定畴的位置的所述至少一个侧壁对应的区段的平均曲率半径(或所述多个区段的平均曲率半径的平均值),和b)与预定该给定畴的最近邻者位置的所述至少一个侧壁对应的区段的平均曲率半径(或所述多个区段的平均曲率半径的平均值)。(亦即,如果只由一个侧壁决定某畴的位置,则使用对应区段的平均曲率半径计算该总和,然而如果由多个侧壁决定某畴的位置,则使用与该多个侧壁对应的区段的各个曲率半径的平均值)。相邻畴的分离可有利地不同于在不包括开口的拓朴平面基底(相同材料)所实现的,例如3个或更多个相邻畴的相对位置可不同于在不包括开口的拓朴平面基底(相同材料)上所得到的。该基底可为许多不同材料的任一种,且该孔可在抗蚀剂、硬掩模或抗反射涂层中形成,或者直接或者作为多步骤方法的一部分形成。
本发明的另一方面为在基底上形成自组装共聚物图案的方法。在基底中的开口上施加一层,该开口具有边界,该边界至少部分由多个定向特征限定,且该施加的层包括嵌段共聚物。使该嵌段共聚物在开口内形成多个分离、隔开的畴(例如,退火工艺的结果),其中各分离、隔开的畴的位置由定向特征的至少一个来决定。这些定向特征可有利地包括该开口的边界上的突出部。例如,该畴在没有所述特征下可能形成具有特定密度及特定周期性的阵列,但是由于所述特征,该畴形成非以该特定密度及该特定周期性为特征的图案(例如,该畴可具有大于由所述特定密度给出的密度)。在本方法的一种实施中,(i)在开口中形成至少4个分离隔开的畴,及(ii)通过该定向特征及该分离隔开畴所取得的任何横截面,将不具完全存在于任何多边形内的分离隔开畴的横截面,该多边形由连接该横截面内的3个或更多个分离隔开畴的几何中心间的线段所构成。
本发明的另一方面为一种方法,其包括提供具有表面且在该表面内有开口的基底,其中该开口具有边界,该边界相当于由交迭的、基本上为圆柱形的孔所形成。该孔的侧壁在它们邻接处限定突出部,每个圆柱形孔具有小于100nm的平均曲率半径。在表面上施加包括嵌段共聚物的聚合物层,其中该共聚物的成分彼此不混溶。让该聚合物在开口内部形成多个分离、隔开的畴,其中i)各个分离、隔开的畴的位置由至少一个侧壁及形成该至少一个侧壁的至少一部分的突出部预定,及ii)该畴具有各自的几何中心,且对任何给定畴而言,其中心与该给定畴的最近邻者的中心的隔开距离小于与预定该给定畴与该给定畴最近邻者的位置的该侧壁对应的圆柱形孔的平均曲率半径的总和,以及iii)单一的分离、隔开的畴位于该开口的与圆柱形孔之一对应的各部分内。本方法优选还包括除去至少一些分离、隔开的畴,从而产生孔,所述孔继而转印至基底,并用材料回填。
附图说明
图1至图7显示各个平面图或俯视图(除了图4D,其代表三维示意图),其中:
图1包括图1A、图1B及图1C,示出现有技术,其中以基底中的开口开始,可以使用自组装嵌段共聚物来形成小孔;
图2包括图2A、图2B及图2C,示出现有技术,其中以基底中的沟槽开始,可以使用自组装嵌段共聚物来形成多个孔;
图3包括图3A、图3B及图3C,示出现有技术,其以基底中的沟槽(其中具有缺口)开始,可以使用自组装嵌段共聚物形成多个孔;该缺口决定该孔的格构的配准,但并无法决定各孔的精确位置;
图4包括图4A、图4B、图4C及图4D,示出本发明的优选方面,其中利用包括嵌段共聚物的聚合物组装体在分段预图案内形成多个孔,其中相较于用未分段预图案所得到的(例如,如图2或图3所示),该分段预图案的特征以增加的准确性定位了分离、隔开的BCP畴;
图5包括图5A、图5B及图5C,示出本发明的优选方面,其使用包括嵌段共聚物的聚合物组装体使多个孔形成分段预图案,其中相较于用未分段预图案所得到的,该分段预图案的特征以增加的准确性将分离、隔开的BCP畴定位成行状与对角线的排列;
图6及图7为本发明的各种实施方式的扫描电子显微镜(SEM)的显微照片;及
图8为对比本发明的实施方式(下图)与比较例(上图)的SEM显微照片,其中相较于用未分段预图案所得到的(上图),分段预图案的特征将分离、隔开的BCP畴以增加的准确性定位成行状排列(下图)。
具体实施方式
此处说明嵌段共聚物制图外延法,其用于形成规则阵列或任意排列。优选的方法仰赖基底的使用,该基底具有开口,该开口具有分段图案,该分段图案被选择使得所有分离的畴在预定位置形成。继而在这些位置形成孔(或通路孔),随后这些孔可被转印至下层基底。然后可将这些孔用材料诸如金属导电体回填(例如形成互连)。此处披露的分段预图案与现有技术形成对比,为高度结构化的,在现有技术中使用低维度拓朴物体(例如线形沟槽),或采用分离的缺口,至多粗略地定位六角形畴阵列的嵌段共聚物的少数畴。
超过22nm节点,光刻法可能无法产生分离的开口且在各开口内使单一自组装孔形成所需的分辨率。虽然较大的、无特征的预图案或许能够容纳多个自组装畴,以实现较高图案密度,然而它们无法对每个自组装畴的最后位置提供足够的控制。在本发明的优选方面中,使用光刻法在基底中制造一个或更多个经分段预图案化的开口。该经分段预图案化的开口具有许多定向特征或“突出部”,其定向及控制每个自组装畴的位置以实现所期望的定位精确性。此种基底可以有利地使用光刻法来制造,其所具有的分辨率本质上低于例如电子束光刻法所具有的分辨率。在光刻法的情况下,经分段预图案化的开口可被视为将数个交迭的分离孔(典型为圆柱状)组合的结果,各个孔均具有能被光刻法解析的尺寸。换言之,本发明的优选方面采用预图案化开口以定向嵌段共聚物的自组装。代替较小的分离开口,产生较大的经结构化开口,最终该开口可包含多个自组装的畴,但此种经结构化开口在其侧壁内具有足够的定向特征,使得各个自组装的畴的位置可被控制。
此处说明的本发明的优选方面使用具有分段预图案(具有某种几何形状)的基底,以实现所期望的自组装畴的定位精确性。(术语“基底”被广义地用于意指适合此处所说明的方法的任何物理结构,包括但无需限定于半导体工业所使用的基底。)举例而言,图4A示出基底420的平面图,该基底具有开口424,现将说明其几何形状。图4D显示对应的三维图示,其必须结合图4A观看。该开口424可被视为由基底420中超过一个孔的交迭而形成。各个该交迭孔的为圆柱形,具有侧壁428,该侧壁428为竖直的或基本上竖直的(亦即与基底垂直)。因而,该开口424的边界(在基底420的表面)可被视为圆形的交迭,在圆柱状的情况(其具有竖直侧壁),所述圆形为圆柱状孔在基底平面上的投影。因此,开口424的周界(perimeter)(在基底420的表面上)由与这些交迭圆形(所述交迭圆形各具有曲率半径)相关的多个圆弧432限定。换句话说,图4A可被视为显示自侧壁顶部(亦即基底420顶部表面)取得的侧壁428的平面横截面。在此平面内的侧壁的周界由具有小于100nm的各曲率半径rj的多个圆弧432来限定。
更概括而言,该交迭的孔可为曲线轮廓的及凸面的,但可能非为理想的圆柱形,因此替代地可使用在基底420表面的孔的平均半径。例如,该孔的横截面可能偏离圆形,且侧壁可能倾斜(圆锥形孔),或具有更复杂的形状(例如具有泪滴形的孔)。就这些较复杂的情况而言,该平均曲率半径可取作相同置换体积的等同圆柱形孔的半径。开口424的该侧壁428在孔相交处邻接,在该处该侧壁限定突出部构件或突出部436。因此,所得到的突出部436可视为两个相邻侧壁的一部分,且由两个相邻侧壁形成。
虽然图4A所示的分段预图案由圆形孔的交迭而形成,在实践中,给定开口的实际孔由于光刻法的限制(包括抗蚀剂或其他加工步骤的不理想响应)可能并非理想的圆形。需了解该偏差仍被视作在本发明的范围内。因此,区段的平均曲率半径可取为在该给定位置上可产生的等同圆形开口的曲率半径的平均值。亦即,如果制作此种开口的大量统计学样本,任何个别孔可能偏离理想的圆形,但是以样本整体来看,这些偏离将实现平均数。可替代地,对于任何具有非圆形轮廓的区段而言,其平均曲率半径可使用根据霍夫变换(Hough transform)的算法测定(参见例如William K.Pratt,“Digital ImageProcessing”,第二版,Wiley-Interscience Publication,ISBN 0-471-85766-1,1991)。
如图4B所示,将含有嵌段共聚物(及可能的其他添加剂,如下述)的制剂施加在基底420上,并退火以形成畴442、446。如图4B所示,该畴442、446呈相分离,其中畴446被畴442包围。相分离过程的结果为,在侧壁428上,可有(或可没有)对应于畴442的聚合物的薄涂层(刷层),此取决于该预图案的表面化学及所用嵌段共聚物的组成。
自组装的、分离隔开的畴446具有各自的几何中心,所述几何中心位置由至少一个侧壁428及其对应的突出部436来决定。例如,畴446a的几何中心的位置由对应于在突出部436a1及436a2间延伸的区段432a的侧壁并借助该两个突出部决定。另一方面,相邻的畴446b的几何中心位置由两个对应于区段432b(其于两对突出部436a1与436b1及436a2与436b2之间延伸)的侧壁并借助该四个突出部决定。因而,侧壁428及其突出部436可被视作“定向特征”,因为它们在它们各自的自由能最小化的位点处预定(或定向)了畴446的位置。如图4C所示,畴446可被选择性除去,以形成孔,随后所述孔可转印至下层基底420,并从而形成接触孔或通路孔450的图案。举例而言,该畴446可通过使用显影法(例如在水性的碱性显影剂中使它们显影)、通过将它们溶解在溶剂中、或通过将它们用等离子体蚀刻而除去。该选定的方法除去畴446的聚合物,而留下畴442的聚合物。
如图4A所示,各种区段432可被视作部分的圆形,该圆形的中心以各个距离Dj分开。事实上,侧壁428的周界(在基底420的表面处)可由距离Dj及与该区段432相关的曲率半径rj来限定。另外,分离隔开的畴446的几何中心的位置使得相邻的隔开畴以距离dj隔开,该距离小于下述a)与b)的总和:a)与预定给定畴位置的(至少一个)侧壁对应的区段的平均曲率半径(或该多个区段的平均曲率半径的平均值(算术平均)),和b)与预定给定畴的最近邻者位置的(至少一个)侧壁对应的区段的平均曲率半径(或该多个区段的平均曲率半径的平均值)。亦即,如果只有一个侧壁决定某畴的位置(如畴446a的情况),则使用对应的区段(432a)的平均曲率半径以计算该总和,然而如果多个侧壁决定某畴的位置(如畴446b的情况),则使用与该多个侧壁对应的多个区段(432b,上区段及下区段)的各个曲率半径的平均值。如图4B所示:d1<r1+r2,d2<r2+r3,及d3<r3+r4。在优选的情况,隔开的畴446的中心定位在对应于区段432的圆的中心,于是Dj=dj。曲线轮廓的侧壁428及它们的突出部436可由光刻法形成,因此畴446(以及因此它们的对应通路孔450)可根据预选的布局定位。
图5A、图5B、及图5C显示本发明的另一方面,其中分离隔开的畴546并非沿着单轴对准,而是形成“行”及“对角线”。在此种情况,基底520具有开口524,该开口524由对应于区段532的侧壁限定,且畴542及546通过将嵌段共聚物溶液施加于该基底上,继而将该溶液退火而形成。随后隔开的畴546可经蚀刻除去,并将得到的通路孔550转印至下层基底520。然而须注意就本发明的此特定实施方式而言,畴546(对应于通路孔550)受限于开口524的周界—无任何畴(或对应的通路孔)完全存在于由连结任何3个或更多个畴546(或通路孔550)的中心的线段所构成的多边形中。更准确而言,并无任何其横截面(在多边形的平面内)完全位于多边形内的畴,该多边形由连结任何3个或更多个畴的横截面(由该平面限定)的几何中心而形成。
本发明的优选方面的优点在于该侧壁(及它们的突出部)可使用光刻法形成。由于图4及图5的相邻的分离隔开的畴446及546的分开距离小于对应的圆形的平均曲率半径的总和(例如参见图4B),该隔开的畴446及546(及它们的对应孔450及550)可用比本来需要的分辨率低的光刻法以期望的面积密度“印刷”。因此,隔开的畴446及546(及它们的对应孔450及550)并不需要符合嵌段共聚物的任何特定对称性或天然周期性。例如,通过将图5的行延伸和形成附加行,可形成标准方形格布局。另外,相邻的分离隔开的畴446(或546)之间的中心与中心距离可通过对应于区段432(或532)的侧壁或通过其他定向特征预先决定。
由开口424及524所限定的分段预图案由光刻技术,例如电子束或光刻法有利地形成。在电子束光刻法的情况,该分段预图案可直接在抗蚀剂上产生。如果使用光刻法来形成由开口424及524所限定的分段预图案,则可使用特定掩模并将光致抗蚀剂施加于基底,继而将施加的光致抗蚀剂暴露于光辐射(例如248nm或193nm)。该曝光亦可使用浸没式光刻法进行。该分段预图案可使用单次曝光或多次曝光工艺而形成。DSA可直接在负光致抗蚀剂图案(negative-tone resist pattern)中进行。如果该DSA在正光致抗蚀剂图案(positive-tone resist pattern)中进行,则可能需要对抗蚀剂材料进行一些处理,使得该抗蚀剂图案不溶于嵌段共聚物(及任何其他添加剂)的浇注溶剂。例如,可使用表面交联剂或材料将该正光致抗蚀剂图案进行处理。否则,该抗蚀剂图案可转印至下层的底部抗反射涂层、硬掩模层(例如,氧化物或氮化物材料)或转移层(交联的有机树脂层),随后将抗蚀剂除去,并可选地修改表面。这些图案通常对嵌段共聚物的浇注溶剂而言是稳定的,而无需另外的稳定化处理。
另外,分段预图案亦可由双重图案化工艺而形成。在一种实施方式中,将图案成像在第一光抗蚀剂中,并转印至下层的硬掩模。除去残留的第一光抗蚀剂后,将第二光抗蚀剂浇注在图案化的硬掩模上并成像,以形成第二光抗蚀剂图案。继而将该第二光抗蚀剂图案转印至该硬掩模。从第一及第二光抗蚀剂转印(交迭)而来的图案在硬掩模层中组合以形成单一分段图案,其可用于定向嵌段共聚物的组装。
一旦制造图4A及图5A所示的结构,则在所述结构上进行二嵌段共聚物的自组装。该方法总结于此,且在下文中更详细说明。首先,制备含有至少一种嵌段共聚物(BCP)的聚合物溶液。在该溶液中亦可再添加其他BCP、均聚物、共聚物、表面活性剂及光酸产生剂。继而,将该溶液浇注在具有分段预图案的基底上,以在期望的区域内形成良好配准的聚合物畴。对某些聚合物,诸如PS-b-PMMA(聚苯乙烯(PS)与聚甲基丙烯酸甲酯的二嵌段共聚物)而言,必须增加该嵌段共聚物的迁移率(例如,经由烘烤或溶剂蒸气处理)。对于玻璃化转变温度低于室温的嵌段共聚物而言,自组装可自发发生。视需要可使用额外的退火(包括热退火、热梯度退火、溶剂蒸气退火或一些其他梯度场(gradient field))以除去任何缺陷。最后,选择性地除去至少一个自组装的聚合物畴以产生孔,该孔随后可被转印至下层基底。例如,双层(抗蚀剂层及转印层)及三层(抗蚀剂层、硬掩模层及转印层)的方案都是可行的(参见例如“Introduction to Microlithography”,第二版,Larry F.Thompson、C.Grant Willson及Murrae J.Bowden编辑,American ChemicalSociety,Washington,DC,1994)。在图案显影及图案转印之前,该自组装的聚合物可任选地进行化学改性,以改善图案转印所需要的性质,诸如蚀刻抵抗性或某些机械性质。
此处所使用的共聚物为得自超过一种单体的共聚物。此处所使用的嵌段共聚物为包含超过一种单体的共聚物,其中该单体以嵌段存在。单体的各个嵌段包含该单体的重复序列。表示嵌段共聚物的式(1)如以下所示:
(1)-(A)a-(B)b-(C)c-(D)d-……-(Z)z-
式中A、B、C、D至Z表示单体单元,下标“a”、“b”、“c”、“d”至“z”分别表示A、B、C、D至Z的重复单元的数目。以上列举出的代表性通式并非意图限定本发明所使用的嵌段共聚物的结构。根据本发明的方法,共聚物的上述单体可被个别使用,亦可组合使用。
二嵌段共聚物具有两种不同聚合物的嵌段。表示二嵌段共聚物的式(2)如以下所示:
(2)-(A)m-(B)n-
其中下标“m”及“n”分别表示A及B的重复单元数目。二嵌段共聚物的标记可缩写为A-b-B,其中A表示第一嵌段的聚合物,B表示第二嵌段的聚合物,-b-意指其为嵌段A及B的二嵌段共聚物。例如PS-b-PMMA代表聚苯乙烯(PS)及聚甲基丙烯酸甲酯(PMMA)的二嵌段共聚物。除直链嵌段共聚物之外,其他构造的嵌段共聚物也可用于DSA,例如星状共聚物、支化共聚物、超支化共聚物及接枝共聚物。
一般而言,嵌段可为任何适合的微畴形成性嵌段,且其上可附接另一个不相同的嵌段。该嵌段可得自不同的可聚合单体,其中该嵌段可包括但不限于:聚烯烃类,包括聚二烯;聚醚类,包括聚(环氧烷)(诸如聚(环氧乙烷)、聚(环氧丙烷)、聚(环氧丁烷)、或它们的无规或嵌段共聚物);聚((甲基)丙烯酸酯)类;聚苯乙烯类;聚酯类、聚有机硅氧烷类;聚有机锗烷类等。
嵌段共聚物的嵌段可包括下述单体:C2-30烯烃类单体、得自C1-30醇类的(甲基)丙烯酸酯单体、含有无机物的单体(包括基于Fe、Si、Ge、Sn、Al、Ti者)、或包含至少一种前述单体的组合。使用于嵌段物的作为C2-30烯烃类单体的单体可包括:乙烯、丙烯、1-丁烯、1,3-丁二烯、异戊二烯、醋酸乙烯酯、二氢吡喃、降冰片烯、马来酸酐、苯乙烯、4-羟基苯乙烯、4-乙酰氧基苯乙烯、4-甲基苯乙烯、或α-甲基苯乙烯。作为(甲基)丙烯酸酯类单体的单体可包括(甲基)丙烯酸甲酯、(甲基)丙烯酸乙酯、(甲基)丙烯酸正丙酯、(甲基)丙烯酸异丙酯、(甲基)丙烯酸正丁酯、(甲基)丙烯酸异丁酯、(甲基)丙烯酸正戊酯、(甲基)丙烯酸异戊酯、(甲基)丙烯酸新戊酯、(甲基)丙烯酸正己酯、(甲基)丙烯酸环己酯、(甲基)丙烯酸异冰片酯、或(甲基)丙烯酸羟基乙酯。亦可使用这些单体的两种或更多的组合。为均聚物的嵌段可包括使用苯乙烯制备的嵌段(例如聚苯乙烯嵌段);或(甲基)丙烯酸酯均聚物嵌段,诸如聚(甲基)丙烯酸甲酯。无规嵌段可包括,例如,以无规方式共聚合的苯乙烯与甲基丙烯酸甲酯的嵌段(例如,聚(苯乙烯-共聚(co)-甲基丙烯酸甲酯))。交替共聚物嵌段可包括苯乙烯与马来酸酐的嵌段,已知由于马来酸酐在大多数情况下无法均聚合,所以形成苯乙烯-马来酸酐的二元重复构造(例如,聚(苯乙烯-交替(alt)-马来酸酐))。需知这样的嵌段是示例性的,不应被视为限定。
另外,适合使用于本发明方法的嵌段共聚物包括二嵌段或三嵌段共聚物,包括聚(苯乙烯-b-乙烯基吡啶)、聚(苯乙烯-b-丁二烯)、聚(苯乙烯-b-异戊二烯)、聚(苯乙烯-b-甲基丙烯酸甲酯)、聚(苯乙烯-b-烯基芳香族)、聚(异戊二烯-b-环氧乙烷)、聚(苯乙烯-b-(乙烯-丙烯))、聚(环氧乙烷-b-己内酯)、聚(丁二烯-b-环氧乙烷)、聚(苯乙烯-b-(甲基)丙烯酸叔丁酯)、聚(甲基丙烯酸甲酯-b-甲基丙烯酸叔丁酯)、聚(环氧乙烷-b-环氧丙烷)、聚(苯乙烯-b-四氢呋喃)、聚(苯乙烯-b-异戊二烯-b-环氧乙烷)、聚(苯乙烯-b-二甲基硅氧烷)、聚(甲基丙烯酸甲酯-b-二甲基硅氧烷),或包含至少一种上述嵌段共聚物的组合。
嵌段共聚物宜具有适于进一步加工的总分子量及多分散性。例如,该嵌段共聚物可具有3,000至400,000克/摩的重量平均分子量(Mw)。相似地,该嵌段共聚物可具有1,000至200,000的数量平均分子量(Mn)。该嵌段共聚物也可具有1.01至6的多分散性(Mw/Mn),然而并不特别以此为限。分子量Mw及Mn均可由例如凝胶渗透色谱法测定,并使用通用的校正方法以聚苯乙烯标准校正。
嵌段共聚物制剂可通过将其旋涂在基底上例如旋转速度从约1rpm至约10,000rpm来施加,可进行或不进行后续干燥程序。其他方法,诸如浸渍涂布法及喷雾涂布法,亦可用于将该嵌段共聚物制剂施加至基底。
此处所使用的术语“相分离”意指该嵌段共聚物的嵌段形成分离的微相分开畴(亦称为“微畴”及简称为“畴”)的倾向。相同单体的嵌段聚集而形成畴,以及畴的间隔及形态取决于嵌段共聚物中不同嵌段的交互作用、体积分数及数量。当将嵌段共聚物施加于基底时,诸如在旋转浇注步骤中,嵌段共聚物的畴可自发地形成,或者其可在退火步骤后形成。“加热”或“烘烤”为通常的程序,其中将基底及其上涂层的温度提升至高于室温。“退火”可包括热退火、热梯度退火、溶剂蒸气退火或其他退火方法。热退火(有时被称为“热固化”)被用于引发相分离,此外,可被用于减少或除去横向(lateral)微相分开畴的层中的缺陷。其通常涉及在高于嵌段共聚物的玻璃化转变温度的升高温度加热一段时间(例如,数分钟至数日)。
可使用的溶剂随嵌段共聚物成分及各种添加剂(如果存在)的溶解度要求而改变。供这些成分及添加剂用的浇注溶剂的例子包括:丙二醇单甲醚醋酸酯(PGMEA)、丙酸乙氧基乙酯、苯甲醚、乳酸乙酯、2-庚酮、环己酮、醋酸戊酯、γ-丁内酯(GBL)、甲苯等。
添加剂可选自:另外的聚合物(包括均聚物、星状聚合物及共聚物、超支化聚合物、嵌段共聚物、接枝共聚物、超支化共聚物、无规共聚物、可交联聚合物及含无机物的聚合物)、小分子、纳米粒子、金属化合物、含无机物的分子、表面活性剂、光酸产生剂、热酸产生剂、碱骤冷剂(base quencher)、硬化剂、交联剂、链延长剂、及包含前述至少一种的组合,其中一种或更多的添加剂与嵌段共聚物一起组装,以形成一个或更多个自组装畴的一部分。
此处所使用的基底是适于与此处所说明的方法的物理结构,包括但非必须限于半导体工业所用的基底。该基底包括物理主体(例如,层或叠层、材料等),在物理主体上可沉积或附着材料(诸如聚合物、聚合材料、金属、氧化物、介电质等)。此处的基底可包括半导体材料、绝缘材料、导电材料、或其任何组合(包括多层结构)。因此,举例而言,基底可包括半导体材料,诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP及其他III/V或II/VI化合物半导体。基底可例如包括诸如在半导体工艺的多个步骤中所产生的硅晶片或加工晶片,诸如集成的半导体晶片。基底可包括层状基底,诸如例如Si/SiGe、Si/SiC、绝缘体上的硅(SOI)或绝缘体上的硅锗(SGOI)。基底可包括一或更多的层,诸如介电质层、铜的阻挡层(诸如SiC)、金属层(诸如铜)、二氧化铪层、硅层、氧化硅层等,或它们的组合。基底可包括绝缘材料,诸如有机绝缘体、无机绝缘体、或它们的组合(包括多层)。基底可包括导电材料,例如多晶硅(polySi)、元素金属、元素金属的合金、金属硅化物、金属氮化物、或它们的组合(包括多层)。基底可包括离子注入区,诸如离子注入的源极/漏极区,其具有对基底表面的P-型或N-型扩散活性。
在下列实施例中,使用电子束光刻法以在基底中产生开口。选择电子束光刻法来实现此目的是因为其允许快速地制造大量不同的测试图案,而无需产生昂贵的光掩模,或使用先进技术的193nm浸没式光刻工具。不过,分段的预图案由圆形图案的叠置制造,其所具有的尺寸可由先进技术的光学光刻工具印刷得到。因此,这些示例或适当的等同方式可使用光刻法复制。
示例
分段预图案由使用电子束光刻法,将ZEP/氧化硅/硅堆叠体(siliconstack)上的ZEP抗蚀剂曝光而制造。ZEP显影之后,由反应性离子蚀刻,将图案蚀刻35nm至氧化物中。下面的清洗该氧化物表面,并用聚苯乙烯-(无规)-聚甲基丙烯酸甲酯(PS-r-PMMA)共聚物刷进行的改性,产生中性表面(亦即,不会由嵌段共聚物畴的任一者优先润湿的表面)。将聚苯乙烯-(嵌段)-聚甲基丙烯酸甲酯(PS-b-PMMA,68kg/摩-34kg/摩)及PS(22kg/摩)的丙二醇单甲醚醋酸酯(PGMEA)溶液旋转浇注于氧化物层的分段预图案上,并在200℃烘烤5分钟。PMMA畴在各个半封闭的中心组装。随后自组装的孔通过使用醋酸选择性除去PMMA而制造。
直线型(如图4)及有角度型(如图5)的分段预图案的定向聚合物自组装的扫描电子显微镜(SEM)显微照片皆示于图6中。图6(上、下图)显示自组装的聚合物畴的准确定位,其中它们的间距(相邻畴的几何中心的距离)为从75nm变化至95nm,增加幅度为5nm(从左至右)。图6(上图)显示这些畴沿着一个轴排列,而图6(下图)显示连续的自组装的孔可形成锯齿状图案(由彼此以90度排列的假想线段限定)。
任意排列的自组装孔的构建亦可使用定制的分段预图案实现,如图7的SEM显微照片所示。
图8显示两个定向自组装实验的SEM图像。上图显示200nm×60nm矩形沟槽中的通路孔,而下图显示在260nm长的开口中的通路孔,该开口包括圆形区段,该圆形区段的最大宽度为60nm。在各种情况中,将PS-b-PMMA及PS的共混物[PS-b-PMMA(46kg/mol-21kg/mol)∶PS=8∶2重量比]的1%PGMEA溶液涂布在基底上,并在200℃烘烤5分钟。使用醋酸除去PMMA形成通路孔。在上图中的矩形沟槽(200nm×60nm)显示定向自组装通路孔,该定向自组装通路孔具有37nm(σ=4.1nm)的中心对中心间距,其接近于未具有开口的平面基底上所实现的41nm的中心对中心间距。另一方面,下图中的曲线轮廓开口(260nm×60nm,最大宽度)显示定向自组装通路孔,其具有较大的中心对中心间距(60nm),而具有较小标准偏差(σ=2nm)。此示例展示定向特征对于定向自组装通路孔的间距具有影响:适当曲线轮廓的开口具有强定向效果。
本发明可在不偏离其精神或重要特性下,以其他特定形式具体实现。此处说明的具体实施方式在任何方面均应被视为说明而非加以限制。因此本发明的范围以随附的权利要求而非前述的说明来指定。所有在与权利要求等同的涵义及范围内的改变皆落在本发明的范围内。

Claims (22)

1.一种使用嵌段共聚物的方法,包括:
提供表面中有开口的基底,该开口有边界,该边界包括凸面的、曲线轮廓的侧壁,该侧壁在它们邻接处限定突出部,该侧壁在该基底表面具有横截面,该横截面由各具小于100nm的平均曲率半径的各个区段构成;
在所述表面上施加包括嵌段共聚物的聚合物层,其中该共聚物的成分彼此不混溶;
让该聚合物在该开口内部形成多个分离、隔开的畴,其中:
(i)各个分离、隔开的畴的位置由至少一个侧壁及突出部预定,该突出部形成所述至少一个侧壁的至少一部分,及
(ii)所述畴具有各自的几何中心,且对任何给定的畴而言,其中心与该给定畴的最近邻者的中心的分开距离小于下述a)与b)的总和:a)为与预定该给定畴的位置的所述至少一个侧壁对应的区段的平均曲率半径或该多个区段的平均曲率半径的平均值,b)为与预定该给定畴的最近邻者位置的所述至少一个侧壁对应的区段的平均曲率半径或该多个区段的平均曲率半径的平均值。
2.根据权利要求1所述的方法,其中相邻畴的分离不同于在不包括该开口的相同材料的拓朴平面基底上所实现的。
3.根据权利要求1所述的方法,其中3个或更多个相邻畴的相对位置不同于在不包括该开口的相同材料的拓朴平面基底上所得到的。
4.根据权利要求1所述的方法,其中该各个区段包括圆弧。
5.根据权利要求1所述的方法,其中该侧壁基本上垂直于该表面。
6.根据权利要求1所述的方法,其中该各个区段具有不同的平均曲率半径。
7.根据权利要求1所述的方法,其中该各个区段选择为具有相同的曲率半径。
8.根据权利要求1所述的方法,还包括:
除去至少一些分离、隔开的畴,从而产生孔;以及
将该孔转印至该基底。
9.根据权利要求8所述的方法,包括:用导电材料回填该基底中的孔以形成互连。
10.根据权利要求8所述的方法,其中该孔形成在抗蚀剂、硬掩模或抗反射涂层中。
11.根据权利要求1所述的方法,其中该嵌段共聚物选自聚(苯乙烯-b-乙烯基吡啶)、聚(苯乙烯-b-丁二烯)、聚(苯乙烯-b-异戊二烯)、聚(苯乙烯-b-甲基丙烯酸甲酯)、聚(苯乙烯-b-烯基芳香族)、聚(异戊二烯-b-环氧乙烷)、聚(苯乙烯-b-(乙烯-丙烯))、聚(环氧乙烷-b-己内酯)、聚(丁二烯-b-环氧乙烷)、聚(苯乙烯-b-(甲基)丙烯酸叔丁酯)、聚(甲基丙烯酸甲酯-b-甲基丙烯酸叔丁酯)、聚(环氧乙烷-b-环氧丙烷)、聚(苯乙烯-b-四氢呋喃)、及上述嵌段共聚物的组合。
12.根据权利要求1所述的方法,包括使用光刻法形成开口。
13.根据权利要求1所述的方法,其中由于退火工艺,该聚合物形成分离、隔开的畴。
14.一种使用嵌段共聚物的方法,包括:
在基底中的开口上施加层,该开口具有边界,该边界至少部分由各种定向特征限定,该施加的层包括嵌段共聚物;以及
使该嵌段共聚物在该开口内形成多个分离、隔开的畴,其中各个分离、隔开的畴的位置由该特征的至少一个来确定,
其中:
(i)在该开口内形成至少4个分离隔开的畴;以及
(ii)通过该定向特征及该分离隔开畴所取得的任何给定横截面,将不具有完全位于任何多边形内的分离隔开畴的横截面,该多边形由连接该给定横截面内的分离隔开畴的3个或更多个横截面的几何中心之间的线段所构成。
15.根据权利要求14所述的方法,其中该定向特征包括在该开口的该边界中的突出部。
16.根据权利要求14所述的方法,其中形成至少四个分离、隔开的畴。
17.根据权利要求14所述的方法,其中该畴在没有该特征下将形成具有特定密度及特定周期性的阵列,但是由于存在该特征,该畴形成非以该特定密度及该特定周期性来为特征的图案。
18.根据权利要求17所述的方法,其中该畴具有大于所述特定密度的密度。
19.根据权利要求14所述的方法,其中由退火工艺,该聚合物形成分离、隔开的畴。
20.根据权利要求14所述的方法,包括选择性地除去至少一些该分离、隔开的畴,从而产生孔,该孔继而被转印至该基底并用材料回填。
21.一种使用嵌段共聚物的方法,包括:
提供表面中有开口的基底,该开口具有边界,该边界等同于由交迭基本上为圆柱形的孔所形成的,该孔的该侧壁在它们邻接处限定突出部,各个圆柱形孔具有小于100nm的平均曲率半径;
在该表面上施加包括嵌段共聚物的聚合物层,其中该共聚物的成分彼此不混溶;
让该聚合物在该开口内部形成多个分离、隔开的畴,其中:
(i)各个分离、隔开的畴的位置由至少一个侧壁及突出部预定,该突出部形成所述至少一个侧壁的至少一部分,
(ii)该畴具有各自的几何中心,且对任何给定畴而言,其中心与该给定畴的最近邻者的中心的隔开距离小于与预定该给定畴与该给定畴最近邻者的位置的侧壁对应的圆柱形孔的平均曲率半径的总和,以及
(iii)单一的分离、隔开的畴位于与该圆柱形孔之一对应的开口的各部分内。
22.根据权利要求21所述的方法,还包括:至少除去一些该分离、隔开的畴,从而产生孔,该孔继而被转印至该基底并用材料回填。
CN201080021334.7A 2009-05-19 2010-04-23 使用分段预图案的定向自组装嵌段共聚物 Active CN102428022B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/468,391 US8398868B2 (en) 2009-05-19 2009-05-19 Directed self-assembly of block copolymers using segmented prepatterns
US12/468,391 2009-05-19
PCT/EP2010/055412 WO2010133422A2 (en) 2009-05-19 2010-04-23 Directed self-assembly of block copolymers using segmented prepatterns

Publications (2)

Publication Number Publication Date
CN102428022A CN102428022A (zh) 2012-04-25
CN102428022B true CN102428022B (zh) 2015-04-15

Family

ID=43123882

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080021334.7A Active CN102428022B (zh) 2009-05-19 2010-04-23 使用分段预图案的定向自组装嵌段共聚物

Country Status (6)

Country Link
US (1) US8398868B2 (zh)
EP (1) EP2379441B1 (zh)
JP (1) JP5596133B2 (zh)
CN (1) CN102428022B (zh)
TW (1) TW201115622A (zh)
WO (1) WO2010133422A2 (zh)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH699836B1 (de) * 2007-09-18 2010-05-14 Ct Concept Holding Ag Leiterkarte und Verfahren zum Herstellen einer solchen Leiterkarte.
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP5537400B2 (ja) * 2010-12-22 2014-07-02 株式会社東芝 パターン形成方法及び装置
KR20120126725A (ko) 2011-05-12 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
KR101963924B1 (ko) * 2011-07-29 2019-03-29 위스콘신 얼럼나이 리서어치 화운데이션 박막의 유도 조립을 위한 블록 공중합체 재료
US8728714B2 (en) 2011-11-17 2014-05-20 Micron Technology, Inc. Methods for adhering materials, for enhancing adhesion between materials, and for patterning materials, and related semiconductor device structures
US20130200498A1 (en) * 2012-02-03 2013-08-08 Applied Materials, Inc. Methods and apparatus for lithography using a resist array
JP5979660B2 (ja) * 2012-02-09 2016-08-24 東京応化工業株式会社 コンタクトホールパターンの形成方法
CN104105750A (zh) 2012-02-10 2014-10-15 纳幕尔杜邦公司 高-x两嵌段共聚物的制备、纯化和使用
CN104105729B (zh) 2012-02-10 2016-10-26 纳幕尔杜邦公司 高-x两嵌段共聚物的制备、纯化和使用
US20150004379A1 (en) 2012-02-10 2015-01-01 E I Du Pont Nemours And Company Preparation, purification and use of high-x diblock copolymers
EP2642341A2 (en) * 2012-03-22 2013-09-25 Koninklijke Philips N.V. Manufacturing method of an apparatus for the processing of single molecules
US9513553B2 (en) 2012-04-13 2016-12-06 Asml Netherlands B.V. Methods of providing patterned epitaxy templates for self-assemblable block copolymers for use in device lithography
US9249013B2 (en) * 2012-04-16 2016-02-02 Brewer Science Inc. Silicon hardmask layer for directed self-assembly
JP5948129B2 (ja) * 2012-04-26 2016-07-06 東京応化工業株式会社 2個以上の孤立ホールが並んでなるパターンの形成方法
US9298870B1 (en) 2012-05-16 2016-03-29 International Business Machines Corporation Method for designing topographic patterns for directing the formation of self-assembled domains at specified locations on substrates
JP5818760B2 (ja) 2012-09-07 2015-11-18 株式会社東芝 パターン形成方法
JP5887244B2 (ja) * 2012-09-28 2016-03-16 富士フイルム株式会社 パターン形成用自己組織化組成物、それを用いたブロックコポリマーの自己組織化によるパターン形成方法、及び自己組織化パターン、並びに電子デバイスの製造方法
JP6088800B2 (ja) 2012-11-07 2017-03-01 株式会社東芝 パターン形成方法
JP6088803B2 (ja) * 2012-11-16 2017-03-01 株式会社日立ハイテクノロジーズ 画像処理装置、自己組織化リソグラフィ技術によるパターン生成方法、及びコンピュータープログラム
US8656322B1 (en) 2013-01-18 2014-02-18 International Business Machines Corporation Fin design level mask decomposition for directed self assembly
JP6002056B2 (ja) * 2013-02-18 2016-10-05 株式会社東芝 ガイドパターンデータ補正方法、プログラム、及びパターン形成方法
US8969207B2 (en) 2013-03-13 2015-03-03 Globalfoundries Inc. Methods of forming a masking layer for patterning underlying structures
US9012270B2 (en) * 2013-03-15 2015-04-21 Globalfoundries Inc. Metal layer enabling directed self-assembly semiconductor layout designs
WO2014139795A1 (en) * 2013-03-15 2014-09-18 Asml Netherlands B.V. Methods for providing spaced lithography features on a substrate by self-assembly of block copolymers
KR101772038B1 (ko) 2013-03-15 2017-08-28 에이에스엠엘 네델란즈 비.브이. 블록 공중합체의 자가-조립에 의해 기판에 리소그래피 피처들을 제공하는 방법들
US8906802B2 (en) 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming trench/via features in an underlying structure using a process that includes a masking layer formed by a directed self-assembly process
US9005875B2 (en) 2013-03-15 2015-04-14 Intel Corporation Pre-patterned hard mask for ultrafast lithographic imaging
JP5802233B2 (ja) 2013-03-27 2015-10-28 株式会社東芝 パターン形成方法
JP6454324B2 (ja) 2013-04-03 2019-01-16 ブルーワー サイエンス アイ エヌ シー. 誘導自己組織化用ブロックコポリマーに用いる高エッチング耐性ポリマーブロック
JP6059608B2 (ja) * 2013-06-12 2017-01-11 株式会社東芝 パターン形成方法
JP5981392B2 (ja) * 2013-06-19 2016-08-31 株式会社東芝 パターン形成方法
WO2015006604A1 (en) * 2013-07-11 2015-01-15 Kla-Tencor Corporation Identifying registration errors of dsa lines
WO2015035088A1 (en) 2013-09-05 2015-03-12 Applied Materials, Inc Methods and apparatus for forming a resist array using chemical mechanical planarization
US10339260B2 (en) 2013-09-06 2019-07-02 Asml Netherlands B.V. Methodology to generate guiding templates for directed self-assembly
US9136140B2 (en) 2013-09-12 2015-09-15 United Microelectronics Corp. Patterning method
US9053923B2 (en) 2013-11-05 2015-06-09 GlobalFoundries, Inc. Methods for fabricating integrated circuits including topographical features for directed self-assembly
KR20160084437A (ko) * 2013-11-08 2016-07-13 에이에스엠엘 네델란즈 비.브이. 지향성 자가­조립을 위해 가이딩 템플릿을 생성하는 방법론
US9111067B2 (en) * 2013-11-18 2015-08-18 Mentor Graphics Corporation Grouping layout features for directed self assembly
JP2017067443A (ja) 2013-12-27 2017-04-06 株式会社日立ハイテクノロジーズ パターン測定装置、及びコンピュータープログラム
US10421878B2 (en) 2014-01-16 2019-09-24 Brewer Science, Inc. High-Chi block copolymers for directed self-assembly
US9305800B2 (en) 2014-02-20 2016-04-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits using directed self-assembly including lithographically-printable assist features
US9466527B2 (en) 2014-02-23 2016-10-11 Tokyo Electron Limited Method for creating contacts in semiconductor substrates
KR20150101875A (ko) 2014-02-27 2015-09-04 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
JP2015170723A (ja) * 2014-03-06 2015-09-28 Jsr株式会社 パターン形成方法及び自己組織化組成物
US9385026B2 (en) 2014-05-08 2016-07-05 GlobalFoundries, Inc. Sublithographic Kelvin structure patterned with DSA
FR3022249B1 (fr) * 2014-06-11 2018-01-19 Arkema France Procede de controle de la periode d'un film de copolymere a blocs nanostructue a base de styrene et de methacrylate de methyle, et film de copolymere a blocs nanostructure
US10739673B2 (en) 2014-06-20 2020-08-11 Taiwan Semiconductor Manufacturing Company Limited Preparing patterned neutral layers and structures prepared using the same
US9520270B2 (en) * 2014-07-25 2016-12-13 Tokyo Eelctron Limited Direct current superposition curing for resist reflow temperature enhancement
KR102225696B1 (ko) * 2014-09-01 2021-03-12 에스케이하이닉스 주식회사 연결 배선 구조체 형성 방법
JP2016058698A (ja) 2014-09-12 2016-04-21 株式会社東芝 パターン形成方法、半導体装置の製造方法およびテンプレート
US9305834B1 (en) * 2014-12-30 2016-04-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits using designs of integrated circuits adapted to directed self-assembly fabrication to form via and contact structures
US9530662B2 (en) 2015-02-25 2016-12-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits using directed self-assembly including a substantially periodic array of topographical features that includes etch resistant topographical features for transferability control
KR102350587B1 (ko) 2015-04-23 2022-01-14 삼성전자 주식회사 미세 패턴 형성 방법
US9815947B2 (en) 2015-10-30 2017-11-14 E I Du Pont De Nemours And Company Substantially symmetrical 3-arm star block copolymers
US9569578B1 (en) 2015-12-14 2017-02-14 International Business Machines Corporation Mask decomposition and optimization for directed self assembly
FR3045642A1 (fr) * 2015-12-18 2017-06-23 Arkema France Procede de reduction du temps de structuration de films ordonnes de copolymere a blocs
FR3045644A1 (fr) * 2015-12-18 2017-06-23 Arkema France Procede d'obtention de films ordonnes epais et de periodes elevees comprenant un copolymere a blocs
FR3045643A1 (fr) * 2015-12-18 2017-06-23 Arkema France Procede d'amelioration de l'uniformite de dimension critique de films ordonnes de copolymere a blocs
FR3045645B1 (fr) * 2015-12-18 2019-07-05 Arkema France Procede de reduction des defauts dans un film ordonne de copolymeres a blocs
WO2018112121A1 (en) 2016-12-14 2018-06-21 Brewer Science Inc. High-chi block copolymers for directed self-assembly
ES2985956A1 (es) * 2023-04-03 2024-11-07 Consejo Superior Investigacion Metodo de fabricacion de cubits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684902A (zh) * 2002-08-28 2005-10-19 伊利诺斯大学理事会 贴花转印微制造
TW200906709A (en) * 2007-04-20 2009-02-16 Micron Technology Inc Extensions of self-assembled structures to increased dimensions via a "bootstrap" self-templating method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630404B1 (en) * 2001-03-14 2003-10-07 Advanced Micro Devices, Inc. Reducing feature dimension using self-assembled monolayer
US6989324B2 (en) * 2004-01-15 2006-01-24 The Regents Of The University Of California Fabrication method for arranging ultra-fine particles
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
JP3926360B2 (ja) * 2004-10-13 2007-06-06 株式会社東芝 パターン形成方法およびそれを用いた構造体の加工方法
US8133534B2 (en) * 2004-11-22 2012-03-13 Wisconsin Alumni Research Foundation Methods and compositions for forming patterns with isolated or discrete features using block copolymer materials
US7347953B2 (en) * 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
JP5414011B2 (ja) * 2006-05-23 2014-02-12 国立大学法人京都大学 微細構造体、パターン媒体、及びそれらの製造方法
US7605081B2 (en) * 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
US7790045B1 (en) * 2006-09-13 2010-09-07 Massachusetts Institute Of Technology Formation of close-packed sphere arrays in V-shaped grooves
KR100771886B1 (ko) * 2006-09-27 2007-11-01 삼성전자주식회사 블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체소자 제조 방법
US7553760B2 (en) * 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
US7384852B2 (en) * 2006-10-25 2008-06-10 International Business Machines Corporation Sub-lithographic gate length transistor using self-assembling polymers
US7514339B2 (en) * 2007-01-09 2009-04-07 International Business Machines Corporation Method for fabricating shallow trench isolation structures using diblock copolymer patterning
US7767099B2 (en) * 2007-01-26 2010-08-03 International Business Machines Corporaiton Sub-lithographic interconnect patterning using self-assembling polymers
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US7675137B2 (en) * 2007-07-26 2010-03-09 International Business Machines Corporation Electrical fuse having sublithographic cavities thereupon
US8105960B2 (en) * 2007-10-09 2012-01-31 International Business Machines Corporation Self-assembled sidewall spacer
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US7906031B2 (en) * 2008-02-22 2011-03-15 International Business Machines Corporation Aligning polymer films
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
JP5178401B2 (ja) * 2008-08-29 2013-04-10 株式会社日立製作所 微細構造を有する高分子薄膜およびパターン基板の製造方法
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
KR20120126725A (ko) * 2011-05-12 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684902A (zh) * 2002-08-28 2005-10-19 伊利诺斯大学理事会 贴花转印微制造
TW200906709A (en) * 2007-04-20 2009-02-16 Micron Technology Inc Extensions of self-assembled structures to increased dimensions via a "bootstrap" self-templating method

Also Published As

Publication number Publication date
EP2379441B1 (en) 2012-10-10
CN102428022A (zh) 2012-04-25
US20100294740A1 (en) 2010-11-25
WO2010133422A2 (en) 2010-11-25
JP5596133B2 (ja) 2014-09-24
TW201115622A (en) 2011-05-01
EP2379441A2 (en) 2011-10-26
JP2012527752A (ja) 2012-11-08
WO2010133422A3 (en) 2011-05-12
US8398868B2 (en) 2013-03-19

Similar Documents

Publication Publication Date Title
CN102428022B (zh) 使用分段预图案的定向自组装嵌段共聚物
US8114306B2 (en) Method of forming sub-lithographic features using directed self-assembly of polymers
US10059820B2 (en) Hybrid topographical and chemical pre-patterns for directed self-assembly of block copolymers
US9159558B2 (en) Methods of reducing defects in directed self-assembled structures
US8486489B2 (en) Methods for aligning polymer films and related structures
US8623458B2 (en) Methods of directed self-assembly, and layered structures formed therefrom
US9107291B2 (en) Formation of a composite pattern including a periodic pattern self-aligned to a prepattern
US20140099583A1 (en) Simultaneous photoresist development and neutral polymer layer formation
US9449822B2 (en) Method of forming semiconductor structures with contact holes
US9029271B2 (en) Methods of patterning block copolymer layers
KR20090101445A (ko) 자기 조립형 중합체를 사용한 서브리소그래피 상호접속 패터닝
JP6045746B2 (ja) 誘導自己組織化ケモエピタキシ用途において有機フィルムを除去するためのトラック処理
US20090117360A1 (en) Self-assembled material pattern transfer contrast enhancement
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
JP2018160537A (ja) パターン形成方法
Chavis et al. Block copolymer nanostructured thin films for advanced patterning
KR20090036031A (ko) 반도체 소자의 패턴 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171116

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171116

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171122

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171122

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right