CN102412276A - 晶体管及制造晶体管的方法 - Google Patents
晶体管及制造晶体管的方法 Download PDFInfo
- Publication number
- CN102412276A CN102412276A CN2011103484116A CN201110348411A CN102412276A CN 102412276 A CN102412276 A CN 102412276A CN 2011103484116 A CN2011103484116 A CN 2011103484116A CN 201110348411 A CN201110348411 A CN 201110348411A CN 102412276 A CN102412276 A CN 102412276A
- Authority
- CN
- China
- Prior art keywords
- semi
- width
- conducting material
- emitter
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 46
- 239000002019 doping agent Substances 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 3
- 238000000059 patterning Methods 0.000 claims 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000005669 field effect Effects 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0813—Non-interconnected multi-emitter structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
根据本发明的实施例公开了一种晶体管。该晶体管包括集电极、基极和发射极，其中该基极的第一端宽度比该基极的中间宽度大，其中该集电极的第一端宽度比该集电极的中间宽度大，或其中该发射极的第一端宽度比该发射极的中间宽度大。
Description
技术领域
本发明大体上涉及一种晶体管以及制造晶体管的方法。
背景技术
晶体管是尽管技术已经先进了但是仍然继续在可用性和应用方面发展的电子元件的一个例子。目前，具有几十种不同类型的晶体管，它们在大量装置和许多种类的用于所有商业形式的器件和机器中普遍使用。
两种主要的类别是双极结型晶体管(BJT)以及场效应晶体管(FET)。双极结型晶体管可以具有三个端子：发射极、基极和集电极。场效应晶体管可以具有四个端子：源极、栅极、漏极和基体(衬底)。有许多类型的双极结型晶体管。例如，双极结型晶体管(BJT)可以是雪崩晶体管、绝缘栅双极晶体管(IGBT)和光晶体管。有许多类型的场效应晶体管(FET)。例如，场效应晶体管(FET)可以是金属半导体场效应晶体管(MESFET)，金属氧化物场效应晶体管(MOSFET)或鳍式场效应晶体管(FinFET)。
发明内容
根据本发明的实施例公开了一种晶体管。该晶体管包括集电极、基极和发射极，其中该基极的第一端宽度比该基极的中间宽度大，其中该集电极的第一端宽度比该集电极的中间宽度大，或其中该发射极的第一端宽度比该发射极的中间宽度大。
根据本发明的另一实施例，制造晶体管的方法包括在衬底上形成半导体材料层，在该半导体材料层上形成第一光刻胶，该第一光刻胶包括第一杠铃形状开口，并且通过该开口将第一导电类型掺杂剂注入到该半导体材料中以形成第一区域。
根据本发明的另一实施例，制造半导体器件的方法包括在第一半导体材料中形成集电极区，在第一半导体材料上的第二半导体材料中形成基极区域，以及在该第二半导体材料中形成与该基极区相邻的发射极区域，其中该基极区域包括第一端区域宽度和内部区域宽度，且其中该第一端区域宽度比该内部区域宽度更宽。
根据本发明的另一实施例，制造半导体器件的方法包括在衬底上形成第一半导体材料，在该第一半导体材料上形成第二半导体材料，在该第二半导体材料中形成开口，该开口包括杠铃形状，并且利用该开口注入掺杂剂到该第一半导体材料中。
附图说明
为更完整理解本发明及其优点，参考结合附图的下面的描述，其中：
图1示出双极型晶体管的电路图；
图2示出双极型晶体管的一个实施例；
图3a示出双极型晶体管的接触布置的俯视图；
图3b示出双极型晶体管的接触布置的俯视图的细节；
图4示出基极区域的掺杂分布；
图5示出关于半径和区域的击穿电压图；
图6a示出分划板中的实施例特征；
图6b示出分划板中的传统的特征；
图7a示出双极型晶体管的一个实施例；
图7b-7e示出在不同制造阶段中的双极型晶体管的截面图；
图7f示出集电极、基极以及发射极布置的实施例的俯视图；以及
图8示出端子的布置。
具体实施方式
当前优选实施例的制造和使用将在下述详细讨论。然而，应该认识到本发明提供了许多适用的概念，其可以在一个宽范围的不同的具体环境下实现。所讨论的具体实施例仅仅是阐述制造和使用该发明的具体方式，而不限制本发明的范围。
本发明将在具体环境下的优选实施例进行描述，也就是双极型晶体管(例如为NPN晶体管或PNP晶体管)。然而，本发明也可以应用到场效应晶体管(FET)或二极管。
图1表示NPN双极型晶体管100的电路图。该NPN双极型晶体管100可以认为是具有公共阳极106的两个二极管102、104；在典型的工作条件下，基极-发射极结108可以正偏而基极-集电极结110可以反偏。集电极-发射极电流112可以由基极-发射极电流(电流控制)114控制或由基极-发射极电压(电压控制)116控制。可选地，该双极型晶体管100可以为替换NPN双极型晶体管的具有相应相反极性的PNP双极型晶体管。
图2表示了NPN双极型晶体管200的实施例。该NPN双极型晶体管200包括衬底202。该衬底202可以为硅，砷化镓(GaAs)或磷化铟(InP)。第一层120可以在衬底202上形成。该第一层120可以为外延层并且可以包含硅。该第一层120可以包含第一导电类型的掺杂剂。第一阱122可以注入到该第一层120中。该第一阱122可以通过注入与第一导电类型的掺杂剂相反的第二导电类型的掺杂剂形成。第二阱124可以注入到该第一阱122中。该第二阱124可以通过注入第一导电类型的掺杂剂形成。例如，该第一层120可以是n型掺杂，该第一阱122可以是p型掺杂且该第二阱124可以是n型掺杂以形成NPN晶体管。该第一阱122可以形成基极，该第一层120的一部分可以形成集电极且该第二阱124可以形成晶体管200的发射极。
层间电介质210可以形成在该衬底202上。该层间电介质210包括一层或多层。多层可以包括接触和金属线层。图2表示出具有接触212-216的简化的层间电介质210。接触212连接该基极122至基极端子222。接触214连接该发射极124至发射极端子224。接触216连接该集电极120至集电极端子226。
在一个实施例中晶体管200可以是高频晶体管。高频晶体管会需要大的器件宽度。为了防止由于横向基极电压降引起的电流拥挤和为了获得小的噪声系数，基极电阻RB应该最小化。布局措施会将具有大的器件宽度的一个晶体管分解成具有较小器件宽度的多个晶体管。这通过叉指结构实现。
转换(transition)的频率或转换频率fT描述了开环电流增益hfe降低到单位(unity)时的频率。对于高频转换频率fT可以基本上决定噪声系数Nfmin，对于完整频谱可以基本上决定功率增益。
BVCE0描述了当基极浮置时集电极和发射极之间的击穿电压。在典型的双极型晶体管的应用中基极通常可以不浮置而高的欧姆电阻可以与基极和电源电压Vcc电连接。转换频率fT和BVCE0可以取决于基极区域和集电极区域的设计。
如果发生电击穿，该击穿可以在基极区域和集电极区域(集电极二极管)之间的界面发生。相应地，BVCE0可取决于集电极和基极之间的击穿电压(BVCB0)和电流增益。BVCB0则取决于集电极的宽度和掺杂。
高频晶体管的一个重要参数是转换频率fT和击穿电压BVCE0的乘积。转换频率fT和击穿电压BVCE0的乘积会限制关于最大应用频率和最大应用电源电压Vcc的晶体管的应用。
转换频率fT和击穿电压BVCE0的乘积会受到晶体管基极和集电极区域设计的影响。转换频率fT和击穿电压BVCE0的乘积对于一个既定的技术平台会是一个固定的数值。这两个因子会互相影响。例如，如果转换频率fT上升则击穿电压BVCE0下降或如果击穿电压BVCE0上升则转换频率fT下降。更特别地，额外的集电极宽度将改善(增加)击穿电压BVCE0但是会削弱(减小)转换频率fT。
为了增加转换频率fT和击穿电压BVCE0的乘积可以改善技术平台和/或布局。转换频率fT和击穿电压BVCE0的乘积越高，该技术平台支持的应用就越多。
图3a表示了接触布置300的俯视图。该接触布置300可包括多个指310和多排接触320。该指310可以是发射极指310。该指310可以是发射极接触214。多排接触320可以是一排基极接触320。接触321可以是基极接触212。结构330可以是包围该发射极指310和基极接触320的层间电介质210。每个发射极指310可以由两排基极接触320包围。在该接触布置300的两端可以是一排接触328。
图3b表示了接触布置300的细节。图3b表示了在外围区域327中的四个发射极指310的端部和四排接触320的端部。图3b表示了当电击穿发生时晶体管200的接触布置300。区域325表示了该击穿发生的位置。区域327中发生的击穿靠近发射极指310的端部和晶体管200内部的一排接触320中的最后的接触321。相比之下，该击穿不会发生在发射极指310和该排接触320的内部区域328中。如下面更详细的描述，该击穿将会发生在接触布置300下方的晶体管200中。例如，该击穿将会发生在晶体管200的基极122/集电极120界面。该击穿会发生在晶体管200的基极122/集电极120界面的球形区域。该击穿不会发生在晶体管200的基极122/集电极120界面的柱形区域。
图4表示了阱400的掺杂分布。掺杂分布400会形成具有在顶部和底部的平面区域410、沿四个边的柱形区域420和在角430的球形区域的球形器件。掺杂分布400可以是图2中的基极阱122的掺杂分布。包围球形器件400的区域可以是第一层120中的集电极。掺杂分布400可以通过在平面区域410中注入掺杂剂形成。当施加额外工艺步骤时，掺杂剂可以扩散进入相邻区域，例如，柱形区域420和球形区域430。注入掺杂剂到第一层120可以形成基极阱122的掺杂分布。
图5是在300开尔文温度下和多个不同半径r1＝0.1μm、r2＝1μm、r3＝10μm以及r4＝∞，击穿电压VB(V)随杂质浓度NB(cm-3)的变化图。集电极可以具有约1016和1017之间的杂质浓度。这种杂质浓度可以导致球形区域430中的约5.5V电压的击穿和柱形区域420中的约11V电压的击穿。相应地，将击穿条件应用到具有掺杂分布400的基极阱122，该基极阱122会在球形区域430中首先变短。这可以在图3b中的点325中看出。
在一个实施例中将球形区域430向与相同半径柱形区域420一样的形状转变会增加击穿电压。例如，如果该球形区域430更像半径r1＝0.1μm的柱形区域420形状，该击穿电压会从5.5V增加到6.5V。该球形区域430与柱形区域420的形状越近似，在半径r1＝0.1μm下该击穿电压将从5.5V向11V移动的越多。在一个实施例中球形区域430将会由更加柱形区域420的形状替代。在一个实施例中球形区域430可以向着柱形区域420的形状变化并且可以形成介于球形区域430和柱形区域420之间的形状。使区域430与柱形区域420的形状接近会将击穿电压从5.5V向11V增加，这取决于区域430与柱形区域的接近程度。
图6a表示了形成晶体管区域的分划板(reticle)600的实施例。在一个实施例中分划板600可以用于形成晶体管200的基极区域122。在一个实施例中分划板600可以用于形成晶体管200的发射极区域124。在一个实施例中分划板600可以用于形成晶体管250的集电极区域120。在一个实施例中分划板600可以用于对诸如硅层或多晶硅层的材料层形成开口。在一个实施例中分划板600可以应用于形成集电极区域120、基极区域122和发射极区域124。
该分划板600可以包含用于形成晶体管区域的特征610。该特征610可以包含俯视为杠铃的形式。该特征610可以包含不同于矩形的形式。利用该分划板600结构化材料层可以形成晶体管区域。例如，光刻胶可以在材料层上形成。应用分划板600和传统光刻工艺结构化该光刻胶。部分该光刻胶被移除以形成开口。该开口可以具有特征610的形状。光刻胶中的开口可以用于结构化下层材料层或掺杂材料层或该材料层之下的其他层。
该分划板600可以包含衬底。可以在该衬底上设置含铬层。该特征610可以在所述含铬层形成。
图6b表示了包含具有矩形的指660的传统分划板650。每个传统指660可以包含长边661、短边662和边缘663。利用所述分划板650作为掺杂掩模，所述长边661和所述短边662可以在下面的层中最终形成柱形区域420，所述边缘663可以在下面的层120中最终形成球形区域430。
在一个实施例中分划板600的每个特征610可以包含第一端区域621、第二端区域623和内部区域622。所述特征610的第一端区域621和第二端区域623可以包含比所述特征610的内部区域622的宽度626更宽的宽度625、627。所述端区域621、623的宽度625、627可以相对于内部区域622的宽度626增加。所述第一端宽度625可以基本上与所述第二端宽度627相同。
所述特征610的所述端区域621、623的宽度625、627可以增加以在所述分划板600中避开分划板650的边缘663。避开边缘663会避开下面的层中的球形区域430。避开球形区域430可以增加最终晶体管200、150的击穿电压。增加所述端区域621、623的宽度625、627可以在材料层/衬底中建立更加柱形的区域(在最终晶体管200、150中在这里最有可能发生电压击穿)。电压击穿仍然会在由特征610形成的所述晶体管200、150的球形/柱形区域中发生，但是击穿电压会增加。
增加特征610的端区域621、623的宽度可以在下面的层中建立接近柱形的球形(球形/柱形)区域。端区域621、623的宽度625、627越大，所述球形区域就更多地转变成柱形。端区域621、623的宽度625、627越大，所述球形区域就更多地接近柱形区域。
在一个实施例中所述内部区域622的宽度626可以为约500nm或更小，第一端区域621、第二端区域623的宽度625、627可以为约1000nm或更小。在一个实施例中在内部区域622的宽度626和第一/第二端区域621、623的宽度625、627之间的比例约为1至2。
在一个实施例中所述长边661的长度和所述短边662的宽度的乘积可以定义所述传统指660的面积。所述传统指660的面积可以基本上与结构610的面积相同。所述结构610的长度635可以比传统指650的长边651的长度短。所述内部区域622的宽度626可以与所述传统指650的短边653的宽度基本上相同。
图7a表示了晶体管250的一个实施例的截面图。该晶体管250可包括内部晶体管150。该内部晶体管150可以包括发射极124、基极122和集电极120。例如，对于NPN晶体管该集电极120可以包括n掺杂硅。该基极122可以包括p掺杂硅、锗硅或掺碳锗硅。该发射极124可以包含n掺杂硅、锗硅或含碳锗硅。对于PNP晶体管掺杂结构可以与NPN晶体管相反。
该内部晶体管150可以与端子272-276连接。例如，该集电极120可通过埋层256和接触266与端子276连接。该基极122可通过延伸258和接触262与端子272连接。该发射极124可通过延伸268和接触264与端子274连接。
该晶体管250可通过在衬底252上形成外延层254来形成。例如，集电极120可以通过选择性地注入第一导电类型掺杂剂在该外延层254中形成。该衬底252可以为硅、砷化镓(GaAs)或磷化铟(InP)。
材料层261设置在该外延层254之上。该材料层261可以包括该内部晶体管的该基极122和该发射极124。延伸258可以设置在该材料层261上。该延伸258可以是高掺杂的多晶硅，其为该基极122提供掺杂剂并且将该基极122与该接触262连接。该延伸268可以设置在材料层261之上。该延伸268可以是高掺杂的多晶硅，其为发射极124提供掺杂剂并且将该发射极124与接触264连接。所述接触262-266可以包含诸如钨(W)的导电材料。隔离层260可以使不同的连接隔离。
图7a示出简化的隔离层260。该隔离层260可以是多个层。所述接触262-266可以是接触金属线的配置。端子272-276可以形成在隔离层260上。所述端子272-276可以分别与接触262-266物理连接。
图7b-7f表示了制造所述内部晶体管150的一个实施例的方法。图7b示出了形成在外延层254上的隔离层260，外延层254形成在衬底252上。该隔离层260可以包含二氧化硅、氮化硅或低k电介质。该隔离层260可以从区域中移除以创建开口。材料层261可以形成在开口中。该材料层261可以包含硅、锗硅或含碳锗硅。
在另一个实施例中材料层261可以形成在外延层254上。该材料层261可以从某些区域移除。隔离层260可以形成在材料层261被移除的区域上。
多晶硅层258可以形成在材料层261和隔离层260之上。该多晶硅层258可以用第二导电类型的掺杂剂高掺杂。该多晶硅层258可以选择性沉积。这如图7c所示。
现在参见图7d，开口255可以形成在该多晶硅层258中且利用掩模600可以形成集电极120。该多晶硅层258中的该开口255可以包括特征610的形状。通过开口255深注入第一导电类型掺杂剂到外延层254中形成集电极120。经过退火步骤，该集电极120可以包括具有仅柱形区域、球形/柱形区域和平面区域的掺杂分布。该集电极120可包括具有柱形区域和球形/柱形区域而没有纯球形区域的掺杂分布。
在随后的工艺步骤中可以对该多晶硅层258进行退火从而第二导电类型掺杂剂可以扩散到材料层261中形成基极122。基极122可以包括具有仅柱形区域、球形/柱形区域和平面区域的分布。该基极122可包括具有柱形区域和球形/柱形区域而没有纯球形区域的分布。
现在参见图7e，隔离层259可以形成在多晶硅层258之上。第二多晶硅层268可以形成在开口中。该第二多晶硅层268可以用第一导电类型的掺杂剂高掺杂。在随后的工艺步骤中可以对第二多晶硅层268退火从而掺杂剂可以扩散到材料层261中形成发射极124。发射极124可以包括具有仅柱形区域、球形/柱形区域和平面区域的分布。该发射极124可包括具有柱形区域和球形/柱形区域而没有纯球形区域的分布。
图7f示出了晶体管150的一个实施例的俯视图。晶体管150可包含集电极区域120、基极区域122和发射极区域124。所有区域可包括特征610的形状。发射极区域124的形状可以比基极区122的形状小而基极区122的形状可以比集电极区120的形状小。所有区域120-124可以具有相同形状但是不同的区域宽度。
在一个实施例中一系列的分划板600可以应用到材料层以形成具有特征610的形状的多个区域。例如，基极122可以应用第一分划板600的第一特征610而制造而发射极124可以应用第二分划板的第二特征610而制造。第一和第二特征610的宽度可以是不同的。例如，第一分划板的第一特征610的宽度625-627可以比第二分划板600的第二特征610的宽度625-627更宽。第一和第二特征610的形状可以是相同或是不同的。
第一光刻胶可以形成在材料层上。应用第一掩模600对第一光刻胶结构化并形成开口。第一开口可以具有第一特征610的形状。可以利用第一光刻胶的第一开口注入第一导电类型的掺杂剂。第一光刻胶可以从材料层去除。第二光刻胶可以形成在材料层上。应用第二掩模600对第二光刻胶结构化并形成开口。第二开口可以具有第二特征610的形状。可以利用第二光刻胶的第二开口注入第二导电类型的掺杂剂。第二特征610可以比第一特征610小。
图8示出了端子800配置的俯视图的实施例。例如，端子800的配置可以包括端子222、224、272、276。端子的配置可包括发射极指810和两个基极指820、830。第一基极指820和第二基极指830可以与指810的外部形状相符，或者可替换的可以不与指810的外部形状相符。第一基极指820和第二基极830可以具有相同的形状或不同的形状。在一个实施例中图8示出了发射极指810与第一基极指820之间的第一距离825和发射极指810与第二基极指830之间的第二距离835。第一距离825可以与第二距离835基本上相等。
发射极指810的第一端区域840的宽度可以大于发射极指810的内部区域841的宽度。发射极指810的第二端区域842的宽度可以大于发射极指810的内部区域841的宽度。第一端区域840的宽度和第二端区域842的宽度可以相等。在一个实施例中发射极指810可以包括俯视图为杠铃的形状。具有多个通过连接811电连接的发射极指810。两个基极指820、830可以包围每个发射极指810。
第一基极指820的形状可以与第二基极指830的形状基本上相同。在一个实施例中第一基极指820的第一宽度821可以与第二基极指830的第二宽度831基本上相同。
在一个实施例中接触可以包括特征810的形状。例如，发射极接触264、214可以包括特征810的形状。在一个实施例中基极接触212、262可以包含接触321的形式。
虽然本发明及其优点已经详细描述，但是应当理解这里可以进行各种变化、替换和修改而不偏离所附权利要求确定的本发明的精神和范围。例如，上述描述的许多特征和功能可以在具有下电极、介电质和上电极的电容器制造工艺中实施。作为另一个例子，对于本领域技术人员很容易理解所述新颖的工艺步骤可以应用到具有相互靠近的两个导电层的任何结构并且该工艺步骤保持在本发明的范围内可以变化。
此外，本申请的范围不意味着限于说明书中所述工艺、机器、制造、物质组分、装置、方法和步骤的特定实施例。作为一个本领域普通技术人员会很容易从本发明的公开中领会，当前存在的或之后要开发的，根据本发明可以执行基本上相同的功能或达到与这里描述的相对应实施例基本上相同的结果的工艺、机器、制造、物质组分、装置、方法、或步骤。相应地，附加权利要求意味着包括这种工艺、机器、制造、物质组分、装置、方法、或步骤的范围。
Claims (20)
1.一种晶体管，包括：
基极；
发射极，以及
集电极，其中该基极的第一端宽度比该基极的中间宽度大，其中该集电极的第一端宽度比该集电极的中间宽度大，或其中该发射极的第一端宽度比该发射极的中间宽度大。
2.根据权利要求1所述的晶体管，其中该基极包括与该第一端宽度相对的第二端宽度并且该基极的该第二端宽度大于该基极的该中间宽度，其中该集电极包括与该第一端宽度相对的第二端宽度并且该集电极的该第二端宽度大于该集电极的该中间宽度，或其中该发射极包括与该第一端宽度相对的第二端宽度并且该发射极的该第二端宽度大于该发射极的该中间宽度。
3.根据权利要求2所述的晶体管，其中该基极的第一和第二端宽度基本上相等，其中该集电极的第一和第二端宽度基本上相等，或其中该发射极的第一和第二端宽度基本上相等。
4.根据权利要求2所述的晶体管，其中该基极的第一端宽度为大约1000nm或更小，其中该基极的中间宽度为大约500nm或更小，以及该基极的第二端宽度为大约1000nm或更小。
5.一种制作晶体管的方法，该方法包括：
在衬底上形成半导体材料层；
在该半导体材料层上形成第一光刻胶，该第一光刻胶包括第一杠铃形状的开口；以及
通过该开口注入第一导电类型的掺杂剂到该半导体材料中形成第一区域。
6.根据权利要求5所述的方法，进一步包括：
去除该第一光刻胶；
形成第二光刻胶，该第二光刻胶包括第二杠铃形状的开口；以及
通过该开口注入第二导电类型的掺杂剂到该半导体材料中形成第二区域，第二导电类型掺杂剂与第一导电类型掺杂剂不同。
7.根据权利要求6所述的方法，其中该第二区域嵌入到该第一区域中。
8.根据权利要求7所述的方法，其中该第二区域为发射极区域而第一区域为基极区域。
9.一种制造半导体器件的方法，该方法包括：
在第一半导体材料层中形成集电极区域；
在该第一半导体材料上的第二半导体材料中形成基极区域；以及
在该第二半导体材料中形成与该基极区域相邻的发射极区域，其中该基极区域包括第一端区域宽度和内部区域宽度，且其中该第一端区域宽度比该内部区域宽度更宽。
10.根据权利要求9所述的方法，其中该基极区包括第二端区域宽度，且其中该第二端区域宽度比该内部区域宽度更宽。
11.根据权利要求9所述的方法，其中该发射极区域嵌入到该基极区域中并且其中基极区域直接设置在集电极区域上。
12.根据权利要求9所述的方法，其中形成基极区域包括应用具有杠铃形状开口的注入掩模。
13.根据权利要求9所述的方法，其中制造该半导体器件包括形成射频晶体管。
14.根据权利要求9所述的方法，其中形成该第二半导体材料包含：
在该第一半导体材料上形成绝缘材料；
图案化该绝缘材料；
在该绝缘材料中形成开口，该开口在该集电极区域上；
在该开口中填充该第二半导体材料；以及
利用具有杠铃形状开口的注入掩模在该开口中掺杂该第二半导体材料。
15.根据权利要求9所述的方法，其中形成该第二半导体材料包含：
在该第一半导体材料上形成第二半导体材料；
图案化该第二半导体材料；
去除除了该集电极区域上之外的区域中的该第二半导体材料；
在该区域中填充绝缘材料；以及
利用具有杠铃形状开口的注入掩模掺杂该第二半导体材料。
16.一种制造半导体器件的方法，该方法包括：
在衬底上形成第一半导体材料；
在该第一半导体材料上形成第二半导体材料；
在该第二半导体材料中形成开口，该开口包含杠铃形状；以及
利用该开口注入掺杂剂到该第一半导体材料。
17.根据权利要求16所述的方法，其中该第二半导体材料包括用掺杂剂高掺杂的多晶硅。
18.根据权利要求16所述的方法，其中注入该掺杂剂包含注入用于晶体管集电极区域的掺杂剂。
19.根据权利要求16所述的方法，进一步包括在第一和第二半导体材料之间形成第三半导体材料。
20.根据权利要求19所述的方法，进一步包括退火该第二半导体材料以在该第三半导体材料中形成晶体管的基极区域，其中该基极区域包括杠铃形状。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/888,142 US8563387B2 (en) | 2010-09-22 | 2010-09-22 | Transistor and method of manufacturing a transistor |
| US12/888142 | 2010-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102412276A true CN102412276A (zh) | 2012-04-11 |
| CN102412276B CN102412276B (zh) | 2015-05-27 |
Family
ID=45769112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110348411.6A Active CN102412276B (zh) | 2010-09-22 | 2011-09-22 | 晶体管及制造晶体管的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8563387B2 (zh) |
| CN (1) | CN102412276B (zh) |
| DE (1) | DE102011083038B4 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106257629A (zh) * | 2015-06-22 | 2016-12-28 | 格罗方德半导体公司 | 具有双锥形发射极指的双极结型晶体管 |
| CN107026196A (zh) * | 2016-02-02 | 2017-08-08 | 格罗方德半导体公司 | 具有外质装置区无沟槽隔离的双极性接面晶体管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312371B2 (en) * | 2014-07-24 | 2016-04-12 | Globalfoundries Inc. | Bipolar junction transistors and methods of fabrication |
| CN105371420A (zh) * | 2014-09-01 | 2016-03-02 | 阿里巴巴集团控股有限公司 | 一种制冷控制方法、装置及系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4500900A (en) * | 1981-02-20 | 1985-02-19 | Hitachi, Ltd. | Emitter ballast resistor configuration |
| EP0150307A2 (en) * | 1983-12-29 | 1985-08-07 | International Business Machines Corporation | Resistor structure for transistor having polysilicon base contacts |
| US5521410A (en) * | 1993-03-22 | 1996-05-28 | Nec Corporation | Power semiconductor device comprising vertical double-diffused MOSFETS each having low on-resistance per unit area |
| US20040079991A1 (en) * | 2002-10-25 | 2004-04-29 | John Lin | Premature breakdown in submicron device geometries |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964053A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | ラテラル型トランジスタ |
| US6507046B2 (en) * | 2001-05-11 | 2003-01-14 | Cree, Inc. | High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage |
-
2010
- 2010-09-22 US US12/888,142 patent/US8563387B2/en active Active
-
2011
- 2011-09-20 DE DE102011083038.3A patent/DE102011083038B4/de active Active
- 2011-09-22 CN CN201110348411.6A patent/CN102412276B/zh active Active
-
2013
- 2013-09-26 US US14/038,452 patent/US9123766B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4500900A (en) * | 1981-02-20 | 1985-02-19 | Hitachi, Ltd. | Emitter ballast resistor configuration |
| EP0150307A2 (en) * | 1983-12-29 | 1985-08-07 | International Business Machines Corporation | Resistor structure for transistor having polysilicon base contacts |
| US5521410A (en) * | 1993-03-22 | 1996-05-28 | Nec Corporation | Power semiconductor device comprising vertical double-diffused MOSFETS each having low on-resistance per unit area |
| US20040079991A1 (en) * | 2002-10-25 | 2004-04-29 | John Lin | Premature breakdown in submicron device geometries |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106257629A (zh) * | 2015-06-22 | 2016-12-28 | 格罗方德半导体公司 | 具有双锥形发射极指的双极结型晶体管 |
| CN106257629B (zh) * | 2015-06-22 | 2019-10-15 | 格罗方德半导体公司 | 具有双锥形发射极指的双极结型晶体管 |
| CN107026196A (zh) * | 2016-02-02 | 2017-08-08 | 格罗方德半导体公司 | 具有外质装置区无沟槽隔离的双极性接面晶体管 |
| CN107026196B (zh) * | 2016-02-02 | 2020-12-04 | 格罗方德半导体公司 | 具有外质装置区无沟槽隔离的双极性接面晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102011083038A1 (de) | 2012-03-22 |
| US8563387B2 (en) | 2013-10-22 |
| US20120068309A1 (en) | 2012-03-22 |
| US20140027776A1 (en) | 2014-01-30 |
| CN102412276B (zh) | 2015-05-27 |
| DE102011083038B4 (de) | 2016-06-16 |
| US9123766B2 (en) | 2015-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100524809C (zh) | 场效应晶体管半导体器件 | |
| US7095092B2 (en) | Semiconductor device and method of forming the same | |
| US9780003B2 (en) | Bipolar junction transistor formed on fin structures | |
| CN108258039B (zh) | 电导率调制漏极延伸mosfet | |
| US20160079345A1 (en) | Bipolar Transistor | |
| US6255692B1 (en) | Trench-gate semiconductor device | |
| JP2680788B2 (ja) | 集積化構造の能動クランプ装置 | |
| CN107316900B (zh) | 双载流子接面晶体管布局结构 | |
| CN102412276B (zh) | 晶体管及制造晶体管的方法 | |
| CN115732553A (zh) | Igbt器件及其制备方法 | |
| KR20220152162A (ko) | 래치업이 없는 측면 igbt 디바이스 | |
| US11063141B1 (en) | Insulated gate field effect bipolar transistor and manufacturing method thereof | |
| US9806181B2 (en) | Insulated gate power device using a MOSFET for turning off | |
| KR20150061201A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| CN113488525B (zh) | 一种具有电荷积累效应的超结ea-sj-finfet器件 | |
| CN111640786B (zh) | 一种具有多沟槽的ligbt器件 | |
| US9306043B2 (en) | Bipolar junction transistor and operating and manufacturing method for the same | |
| US20030168710A1 (en) | High voltage integrated circuit including bipolar transistor within high voltage island area | |
| US20190115423A1 (en) | Insulated gate power devices with reduced carrier injection in termination area | |
| CN116093151B (zh) | 一种双极型晶体管结构及其制作方法 | |
| CN115911117B (zh) | 一种双极型晶体管结构及其制作方法 | |
| US20030155631A1 (en) | Vertical bipolar transistor | |
| CN118693138A (zh) | 一种逆导型ligbt器件及其制备方法 | |
| JP2001203358A (ja) | 誘電体分離型半導体装置 | |
| CN113097300A (zh) | 一种功率器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |