CN102412161B - 一种半导体器件侧墙刻蚀方法及使用该方法制作的半导体器件 - Google Patents

一种半导体器件侧墙刻蚀方法及使用该方法制作的半导体器件 Download PDF

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Abstract

一种提高共源极运算放大器频率特性的方法，该包括：对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积，以形成侧墙薄膜，使得对应于所述漏极端上方的栅极侧壁上沉积的栅极侧墙的厚度大于对应于所述源极端上方的栅极侧壁上沉积的栅极侧墙的厚度；对对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方的所述侧墙薄膜同时进行刻蚀，以暴露对应于所述漏极端的第一LDD结构用于形成所述漏极端的部分和对应于所述源极端的第二LDD结构用于形成所述源极端的部分；以及对所述第一LDD结构和所述第二LDD结构的暴露部分分别进行重掺杂和退火工艺，从而分别形成与所述漏极端和所述源极端相对应的重掺杂离子区。

Description

一种半导体器件侧墙刻蚀方法及使用该方法制作的半导体器件
技术领域
本申请涉及半导体器件制作，更确切的说，本发明涉及一种半导体器件侧墙(Spacer)刻蚀方法及使用该方法制作的半导体器件。 
背景技术
互补金属氧化物半导体(CMOS)运算放大器是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。 
然而，CMOS器件的寄生电容随着工作频率的升高会产生越来越大的负面作用，因此，如何减小寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。 
具体地，在电子技术中，通常用密勒电容来描述跨接在运算放大器的输出端与输入端之间的反馈电容CC对运算放大器频率特性的影响，这种影响也常被称为密勒效应。 
图1A示例性示出了一个运算放大器应用电路的示意图，其中，一个戴维南电源(即不考虑电路的内部细节的等效电路，只考虑其输出电压，如同一个电源)VA通过一个戴维南电阻(即电阻)RA连接到一个运算放大器1的正相输入端，并以输入电压Vin驱动该运算放大器1。该运算放大器1的输出端将输出电压Vout输出给一个作为负载的RLCL电路。假设放大器的电压增益为AV，则Vout＝AV*Vin。另外，该运算放大器1的正相输入端和输出端通过一个反馈电容CC相连。 
Figure BDA0000110975110000011
表示接地。 
图1B示例性示出了图1A的等效电路的示意图，其中，密勒效应是通过放大输入电容(这里反馈电容CC即为等效输入电容)来起作用的，即，密勒电容CM是一个等效电容，且密勒电容CM为器件或者电路的等效输入电容(即反馈电容CC)的(1+AV)倍(即CM＝CC*(1+AV))。这样，对于输入信号Vin来讲，运算放大器1的正相输入端看上去就相当于并联了一个很大的 密勒电容CM，因此会造成信号Vin高频部分的衰减。 
尽管在实际应用电路中往往并不需要在运算放大器1的正相输入端和输出端之间连接反馈电容，然而，由于运算放大器1的正相输入端和输出端之间固有地存在寄生电容形式的反馈电容CC，因此很小的反馈电容CC即可造成器件或者电路的频率特性大大降低。 
图2示例性示出了共源极运算放大器的基本电路的示意图，其通常由一个NMOS器件2和一个输出电阻Rout组成，该共源极运算放大器的输出端为该NMOS器件2的漏极端，该共源极运算放大器的输入端为该NMOS器件2的栅极端。在该共源极运算放大器的输出端和输入端之间，即该NMOS器件2的栅极端与漏极端之间存在寄生交叠电容Cgd，其形成一个反馈电容，因此，由于密勒效应，该寄生交叠电容Cgd会严重降低该共源极运算放大器的频率响应特性。因此，如何在确保器件其它性能不下降的前提下减小漏极端寄生交叠电容Cgd以便提高共源极运算放大器频率响应特性是本领域亟待解决的技术问题。 
发明内容
为了解决上述技术问题，本申请提供了一种半导体器件侧墙刻蚀方法，所述方法包括：对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积，以形成覆盖对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方的侧墙薄膜，使得对应于所述漏极端上方的栅极侧壁上沉积的栅极侧墙的厚度大于对应于所述源极端上方的栅极侧壁上沉积的栅极侧墙的厚度；对对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方的所述侧墙薄膜同时进行刻蚀，以暴露对应于所述漏极端的第一LDD结构用于形成所述漏极端的部分和对应于所述源极端的第二LDD结构用于形成所述源极端的部分；以及对所述第一LDD结构和所述第二LDD结构的暴露部分分别进行重掺杂和退火工艺，从而分别形成与所述漏极端和所述源极端相对应的重掺杂离子区。 
优选地，所述斜角引入反应物等离子体侧墙薄膜沉积的沉积程度可以通过调节反应物等离子体的引入方向朝对应于所述漏极端上方倾斜的角度和沉积时间来控制。 
优选地，通过调节反应物等离子体的引入方向朝对应于所述漏极端上方倾斜的角度和沉积时间，使得对应于所述漏极端上方的栅极侧墙增大的厚度等于对应于所述源极端上方的栅极侧墙减小的厚度。 
优选地，所述漏极端和所述源极端所对应的两个重掺杂离子区之间的距离保持不变。 
本申请还提供了一种半导体器件，所述器件包括：衬底，具有一个上表面；栅极；位于所述衬底的所述上表面的上方；源极端，位于所述栅极的一侧，并位于所述衬底的所述上表面的下方；漏极端，位于所述栅极的与所述源极端相对的另一侧，并位于所述衬底的所述上表面的下方；第一栅极侧墙，附着于所述栅极，并位于所述源极端的靠近所述栅极部分的上方，用于在形成所述源极端时阻止所述第一栅极侧墙下方的重掺杂；以及第二栅极侧墙，附着于所述栅极，并位于所述漏极端的靠近所述栅极部分的上方，用于在形成所述漏极端时阻止所述第二栅极侧墙下方的重掺杂，其中所述第二栅极侧墙的厚度大于所述第一栅极侧墙的厚度。 
本发明通过改进侧墙薄膜的刻蚀方法，不需要增加原有的工艺步骤，通过在侧墙薄膜沉积工艺中，斜角引入反应物等离子体，使得沉积之后，漏极端侧壁上栅极侧墙厚度较厚，源极端侧壁上栅极侧墙厚度较薄，在接下来的源极端和漏极端重掺杂注入和退火工艺后，漏极端的重掺杂离子区与器件沟道距离被拉远，源极端的重掺杂离子区与器件沟道的距离被拉近，这样，在保持器件性能不变的情况下减小了漏极端的寄生交叠电容，从而提高了共源极运算放大器的频率响应特性。 
附图说明
下面将参照所附附图来描述本申请的实施例，其中： 
图1A示例性示出了一个运算放大器应用电路的示意图； 
图1B示例性示出了图1A的等效电路的示意图； 
图2示例性示出了共源极运算放大器的基本电路的示意图； 
图3A示例性示出了现有技术中侧墙沉积后的NMOS器件的截面图； 
图3B示例性示出了现有技术中侧墙刻蚀后的NMOS器件的截面图； 
图3C示例性示出了现有技术中源极端和漏极端形成后的NMOS器件的 截面图； 
图4A示例性示出了根据本发明的对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积后的NMOS器件的截面图； 
图4B示例性示出了根据本发明的对对应于源极端上方、对应于漏极端上方以及栅极上方侧墙薄膜刻蚀后的NMOS器件的截面图；以及 
图4C示例性示出了根据本发明的源极端和漏极端形成后的NMOS器件的截面图。 
具体实施方式
下面将结合图3A-图4C详细描述本发明的上述精神和实质。 
图3A-3C示例性示出了现有技术中制作共源极运算放大器中的NMOS器件的工艺的三个步骤。 
图3A示例性示出了现有技术中侧墙沉积后的NMOS器件的截面图。如图3A中所示，在现有技术的NMOS器件制作工艺中，第一步，首先在衬底10的上表面下形成LDD(轻掺杂漏)结构11和12、STI(浅沟道隔离)结构13和14，并在衬底10的上表面的上方形成栅极15。LDD结构11和12分别位于栅极15下方两侧，用于形成源极端和漏极端并将与栅极15一起形成一个NMOS器件。STI结构13和14分别位于LDD结构11和12的外侧，用于将它们之间形成的NMOS器件进行隔离。应当理解，栅极15与衬底10的上表面之间必然存在绝缘层，为不使描述变得混乱，这里没有示出本领域技术人员所熟知的各种其它结构。 
在上述结构形成之后，在栅极15、LDD结构11和12、STI结构13和14之上沉积侧墙薄膜16，以覆盖栅极15、LDD结构11和12、STI结构13和14。 
接下来，图3B示例性示出了现有技术中侧墙刻蚀后的NMOS器件的截面图。如图3B所示，第二步，通过如垂直箭头所示的来自上方的各向异性刻蚀，STI结构13和14上全部的以及LDD结构11和12上部分的侧墙薄膜16因刻蚀而被去除，只留下了附着于栅极两侧的分别位于部分LDD结构11和12上的栅极侧墙17和18，并且栅极侧墙17和18具有相同的厚度。也就 是说，刻蚀后栅极侧墙在即将形成源极端和漏极端的LDD结构11和12上呈对称结构。 
接下来，图3C示例性示出了现有技术中源极端和漏极端形成后的NMOS器件的截面图。如图3C所示，第三步，对LDD结构11和12的暴露部分分别进行重掺杂以及退火工艺，从而分别形成与漏极端19和源极端20相对应的重掺杂离子区，以及位于栅极正下方的沟道21。 
通过如附图3A-3C所示的上述工艺，就形成了一个完整的NMOS器件。 
本申请发明人对现有技术的共源极运算放大器器件形成工艺进行了深入分析。注意到，漏极端19和源极端20形成的重掺杂离子分布如图3C所示，重掺杂离子区(即漏极端19和源极端20所在的区域)距离器件沟道21的距离由附着于栅极上的栅极侧墙的厚度b所决定，重掺杂离子区与器件沟道21之间的距离决定了漏极端寄生交叠电容Cgd的大小。漏极端重掺杂离子区与器件沟道21之间的距离越近，漏极端寄生交叠电容Cgd越大，反之，漏极端重掺杂离子区与器件沟道21之间的距离越远，漏极端寄生交叠电容Cgd就越小。 
为了在确保器件其它性能不下降的前提下减小漏极端寄生交叠电容Cgd以便提高共源极运算放大器频率响应特性，本发明提出了改进的侧墙刻蚀工艺。图4A-4C示例性示出了根据本发明的制作共源极运算放大器中的NMOS器件的不对称侧墙刻蚀工艺。 
本发明的第1步骤是对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积。图4A示例性示出了根据本发明的对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积后的NMOS器件的截面图。如图4A所示，不同于在图3A所示的在栅极15、LDD结构11和12、STI结构13和14之上对称地沉积侧墙薄膜16以覆盖栅极15、LDD结构11和12、STI结构13和14，本发明在侧墙薄膜16的沉积过程中，以预定的倾斜角度引入反应物等离子体，非对称地沉积侧墙薄膜16以覆盖对应于源极端上方、对应于漏极端上方以及栅极上方。如图4A中所示，用于形成侧墙薄膜16的反应物等离子体的引入方向朝对应于漏极端上方倾斜，使得对应于漏极端上方的栅极侧壁上沉积的栅极侧墙27的厚度大于对应于源极 端上方的栅极侧壁上沉积的栅极侧墙膜26的厚度。 
本发明的斜角引入反应物等离子体侧墙薄膜沉积的沉积程度可以通过调节反应物等离子体的引入方向朝对应于漏极端上方倾斜的角度和沉积时间来控制。优选地，可以通过调节反应物等离子体的引入方向朝对应于漏极端上方倾斜的角度和沉积时间，使得能够实现对应于漏极端上方的栅极侧墙增大的厚度等于对应于源极端上方的栅极侧墙减小的厚度，而对应于漏极端和对应于源极端上方的栅极侧墙的厚度之和仍然保持不变。 
接下来，本发明的第2步骤是对对应于源极端上方、对应于漏极端上方以及栅极上方沉积的侧墙薄膜16进行刻蚀。图4B示例性示出了根据本发明的对对应于源极端上方、对应于漏极端上方以及栅极上方侧墙薄膜刻蚀后的NMOS器件的截面图。如图4B中所示，对对应于源极端上方、对应于漏极端上方以及栅极上方的侧墙薄膜16同时进行刻蚀，以暴露对应于漏极端的LDD结构11用于形成漏极端的部分和对应于源极端的LDD结构12用于形成源极端的部分。刻蚀后的CMOS器件(如共源极运算放大器中的NMOS器件，并且不限于CMOS器件)的截面如图4B所示。由于在前述斜角引入反应物等离子体侧墙薄膜沉积步骤中沉积的对应于漏极端上方栅极侧墙27的厚度大于沉积的对应于源极端上方栅极侧墙26的厚度，因此，刻蚀后的对应于漏极端上方栅极侧墙25的厚度仍然大于刻蚀后的对应于源极端上方栅极侧墙24的厚度。 
接下来，本发明的第3步骤与图3C所示的第三步相同，都是对LDD结构11和12的暴露部分分别进行重掺杂以及退火工艺，从而分别形成与漏极端19和源极端20相对应的重掺杂离子区，以及位于栅极正下方的沟道21。 
图4C示例性示出了根据本发明的源极端和漏极端形成后的NMOS器件的截面图。如图4C中所示，通过对LDD结构11和12的暴露部分分别进行重掺杂以及退火工艺，从而分别形成与漏极端19和源极端20相对应的重掺杂离子区，以及栅极正下方的沟道21。由于重掺杂离子区(即漏极端19和源极端20所在的区域)与器件沟道21的距离由栅极侧墙24或25的厚度所决定，因此重掺杂后，漏极端的重掺杂离子区与器件沟道21的距离被拉远，而源极端的重掺杂离子区与器件沟道21的距离被拉近，如水平黑箭头所示。 
由于本发明的斜角引入反应物等离子体侧墙薄膜沉积的沉积程度可以通过调节反应物等离子体的引入方向朝对应于漏极端上方倾斜的角度和沉积时间来控制，适当调节上述反应物等离子体的引入方向朝对应于漏极端上方倾斜的角度和沉积时间，使得能够实现对应于漏极端上方的栅极侧墙增大的厚度等于对应于源极端上方的栅极侧墙减小的厚度，而对应于漏极端和对应于源极端上方的栅极侧墙的厚度之和仍然保持不变，所以使得漏极端和源极端所对应的两个重掺杂离子区之间的距离保持不变。 
通过上面的第1-第3步骤就形成的本发明的一个半导体器件(NMOS器件)，包括：衬底10，具有一个上表面；栅极15；位于衬底10的上表面的上方；源极端20，位于栅极15的一侧，并位于衬底10的上表面的下方；漏极端19，位于栅极15的与源极端20相对的另一侧，并位于衬底10的上表面的下方；栅极侧墙24，附着于栅极15，并位于源极端20的靠近栅极15部分的上方，用于在形成源极端20时阻止栅极侧墙24下方的重掺杂；以及栅极侧墙25，附着于栅极15，并位于漏极端19的靠近栅极15部分的上方，用于在形成漏极端19时阻止栅极侧墙25下方的重掺杂，其中栅极侧墙25的厚度大于栅极侧墙24的厚度。 
根据本发明的技术方案，不需要增加原有的工艺步骤，通过在侧墙薄膜沉积工艺中，斜角引入反应物等离子体，使得沉积之后，漏极端侧壁上栅极侧墙厚度较厚，源极端侧壁上栅极侧墙厚度较薄，在漏极端，由于重掺杂离子区与沟道间的距离被拉远，使得漏极端重掺杂区域与栅极端之间的交叠区域面积减小，从而减小了CMOS器件(如共源极运算放大器中的NMOS器件，并且不限于CMOS器件)漏极端与栅极端之间的寄生交叠电容Cgd，从而减小了共源极放大器的密勒电容CM，提高了共源极放大器的频率响应特性。 
此外，由于在漏极端的重掺杂离子区与沟道的距离被拉远的同时，源极端的重掺杂离子区与沟道的距离被拉近，总的漏极端和源极端重掺杂离子区之间的距离能够保持不变，因此器件的有效沟道长度(Effective ChannelLength)能够基本保持不变，也即器件的其他性能得以保持。 
例如，在130nm CMOS器件工艺中，在侧墙刻蚀工艺中，可采用本发明中提出的改进的侧墙刻蚀工艺，适当增加漏极端栅极侧墙厚度，减小 源极端栅极侧墙厚度，以提高共源极运算放大器的频率特性。 
虽然已参照典型实施例描述了本申请，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本申请能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。 

Claims (4)

1.一种半导体器件侧墙刻蚀方法，所述方法包括：
对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入反应物等离子体侧墙薄膜沉积，以形成覆盖对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方的侧墙薄膜，使得对应于所述漏极端上方的栅极侧壁上沉积的栅极侧墙的厚度大于对应于所述源极端上方的栅极侧壁上沉积的栅极侧墙的厚度；
对对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方的所述侧墙薄膜同时进行刻蚀，以暴露对应于所述漏极端的第一LDD结构用于形成所述漏极端的部分和对应于所述源极端的第二LDD结构用于形成所述源极端的部分；以及
对所述第一LDD结构和所述第二LDD结构的暴露部分分别进行重掺杂和退火工艺，从而分别形成与所述漏极端和所述源极端相对应的重掺杂离子区，
其中，所述漏极端和所述源极端所对应的两个重掺杂离子区之间的距离保持不变，从而所述半导体器件的有效沟道长度保持不变。
2.根据权利要求1所述的方法，其中，
所述斜角引入反应物等离子体侧墙薄膜沉积的沉积程度可以通过调节反应物等离子体的引入方向朝对应于所述漏极端上方倾斜的角度和沉积时间来控制。
3.根据权利要求2所述的方法，其中，
通过调节反应物等离子体的引入方向朝对应于所述漏极端上方倾斜的角度和沉积时间，使得对应于所述漏极端上方的栅极侧墙增大的厚度等于对应于所述源极端上方的栅极侧墙减小的厚度。
4.一种半导体器件，所述器件包括：
衬底，具有一个上表面；
栅极；位于所述衬底的所述上表面的上方；
源极端，位于所述栅极的一侧，并位于所述衬底的所述上表面的下方；
漏极端，位于所述栅极的与所述源极端相对的另一侧，并位于所述衬底的所述上表面的下方；
第一栅极侧墙，附着于所述栅极，并位于所述源极端的靠近所述栅极部分的上方，用于在形成所述源极端时阻止所述第一栅极侧墙下方的重掺杂；以及
第二栅极侧墙，附着于所述栅极，并位于所述漏极端的靠近所述栅极部分的上方，用于在形成所述漏极端时阻止所述第二栅极侧墙下方的重掺杂，
其中所述第二栅极侧墙的厚度大于所述第一栅极侧墙的厚度，所述漏极端和所述源极端所对应的两个重掺杂离子区之间的距离保持不变，从而所述半导体器件的有效沟道长度保持不变。
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