CN102386136B - 互补式金属氧化物半导体元件的制造方法 - Google Patents

Abstract

本发明公开了一种具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造方法。此方法为，在基底中形成隔离结构，以定义出第一型、第二型金属氧化物半导体区。然后，在基底上依序形成界面层与高介电常数介电层。接着，在第一型、第二型金属氧化物半导体区的高介电常数介电层上分别形成第一、第二覆盖层。随后，在部分的第一、第二覆盖层上分别形成第一、第二栅极堆叠结构。然后，进行原位湿式蚀刻步骤，依序使用第一蚀刻液，蚀刻第一、第二覆盖层，以及使用第二蚀刻液，蚀刻高介电常数介电层与界面层，至暴露出基底。其中，第二蚀刻液中为包含第一蚀刻液的混合蚀刻液。

Description

互补式金属氧化物半导体元件的制造方法

技术领域

本发明涉及一种互补式金属氧化物半导体元件的制造方法，且特别涉及一种具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造方法。

背景技术

随着互补式金属氧化物半导体(CMOS)元件尺寸持续微缩，传统的元件膜层也将遭遇诸多挑战，新的元件材料将是往后几年超大型集成电路(VLSI)发展极需解决的问题。近年来，高介电常数介电层与金属栅极的技术发展，已成为半导体产业最重要的研究之一。

图1A至图1E为已知具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造流程剖面图。

首先，请参照图1A，提供一个半导体基底100，基底100中具有浅沟槽隔离结构102，以将基底100定义出N型金属氧化物半导体区104与P型金属氧化物半导体区106。然后，在基底100上依序形成氧化硅层108与氧化铪(HfO2)层110。其中，氧化铪层110为具有高介电常数的介电材料层，而氧化硅层108作为基底100与氧化铪层110之间的界面层(interfacial layer，IL)。

接着，请参照图1B，在N型金属氧化物半导体区104与P型金属氧化物半导体区106的氧化铪层110上分别形成氧化镧(LaO)层112与氧化铝(AlO)层114，以调整金属栅极的功函数。

之后，请参照图1C，在基底100上方形成栅极堆叠结构116，覆盖住部分氧化镧层112与部分氧化铝层114。栅极堆叠结构116为由下往上的氮化钛层11 8、多晶硅层120与硬掩模层122所构成。

接下来，进行二次湿式蚀刻步骤，以制作金属氧化物半导体元件的栅极介电层。

请参照图1D，进行湿式蚀刻步骤124，移除未被栅极堆叠结构116覆盖住的氧化铝层114与氧化镧层112，形成氧化铝层114a与氧化镧层112a。湿式蚀刻步骤124为将元件置入蚀刻机台中，使用稀释的盐酸(HCl)作为蚀刻液，蚀刻氧化铝层114与氧化镧层112，之后利用去离子水(DI water)清洗元件表面以去除残留蚀刻液，接着吹干元件，然后将元件移出蚀刻机台。

随后，请参照图1E，进行湿式蚀刻步骤126，移除未被栅极堆叠结构116覆盖住的氧化铪层110与氧化硅层108，形成氧化铪层110a与氧化硅层108a。湿式蚀刻步骤126为将元件置入蚀刻机台中，使用稀释的氢氟酸(HF)作为蚀刻液，蚀刻氧化铪层110与氧化硅层108，之后利用去离子水清洗元件表面以去除残留蚀刻液，接着吹干元件，然后将元件移出蚀刻机台。如此一来，即可完成元件的栅极介电层的制作。

然而，已知互补式金属氧化物半导体元件的制造方法中，在蚀刻氧化铝层114、氧化镧层112、氧化铪层110与氧化硅层108后，往往会在元件表面附着聚合物或其他残留物，其会影响后续的工艺，并造成元件的效能与良率降低。

因此，如何能改善上述的问题，以及整合高介电常数介电层与金属栅极成为高良率、高可靠度的互补式金属氧化物半导体工艺，将是半导体元件发展上极为重要的课题之一。

发明内容

本发明的目的就是提供一种互补式金属氧化物半导体元件的制造方法，其可避免已知蚀刻后元件表面附着聚合物或其他残留物，进而影响后续工艺以及元件的效能与良率降低的问题。

本发明提出一种互补式金属氧化物半导体元件的制造方法。此方法为，在基底中形成隔离结构，以定义出第一型金属氧化物半导体区与第二型金属氧化物半导体区。然后，在基底上依序形成界面层与高介电常数介电层。接着，在第一型金属氧化物半导体区与第二型金属氧化物半导体区的高介电常数介电层上分别形成第一覆盖层与第二覆盖层。随后，在部分的第一覆盖层与部分的第二覆盖层上分别形成第一栅极堆叠结构与第二栅极堆叠结构。其中，第一栅极堆叠结构与第二栅极堆叠结构包含由基底上方起的第一导体层、第二导体层与硬掩模层。然后，进行原位湿式蚀刻步骤，依序使用第一蚀刻液，蚀刻第一覆盖层与第二覆盖层，以及使用第二蚀刻液，蚀刻高介电常数介电层与界面层，至暴露出基底。其中，第二蚀刻液中为包含第一蚀刻液的混合蚀刻液。

在本发明的优选实施例中，上述的高介电常数介电层例如是含铪系介电层。优选的是，高介电常数介电层例如是氧化铪层。

在本发明的优选实施例中，上述的第一覆盖层与第二覆盖层例如是高介电常数材料层。优选的是，第一型金属氧化物半导体区为N型金属氧化物半导体区，第二金属氧化物半导体区为P型金属氧化物半导体区，而第一覆盖层例如是氧化镧层，第二覆盖层例如是氧化铝层。

在本发明的优选实施例中，上述的第一蚀刻液为稀释的盐酸，第二蚀刻液为稀释的盐酸与稀释的氢氟酸。在另一实施例中，在使用第二蚀刻液之后，接着还可使用第三蚀刻液，此第三蚀刻液与第一蚀刻液相同。

在本发明的优选实施例中，上述的第一导体层例如是金属层。优选的是，第一导体层的材料为选自于由钨、铝、铝铜合金、铜、钛、硅化钛、钴、硅化钴、镍、硅化镍、氮化钛、钛钨合金以及氮化钽所组成的族群其中之一。

在本发明的优选实施例中，上述的第二导体材料层例如是多晶硅层。

在本发明的优选实施例中，上述的界面层例如是氧化硅层。

在本发明的优选实施例中，还包括在进行湿式蚀刻步骤之前，进行等离子体处理步骤。此等离子体处理步骤所使用的气体包括氩气及/或三氯化硼。

由于，本发明的方法是以原位方式，在不移出蚀刻机台的情形下，进行介电层的湿式蚀刻步骤，因此不仅可与一般互补式金属氧化物半导体晶体管的工艺整合，且在操作上亦较为简单方便。此外，本发明的方法是在同一蚀刻机台中，直接更换蚀刻液，使用混合的蚀刻液，进行介电层的蚀刻，其不仅可提高蚀刻效率，避免元件表面附着聚合物或其他残留物，且可改善后续工艺以及元件的效能与良率降低的问题。另外，在进行原位湿式蚀刻步骤之前，可对元件表面施行等离子体处理步骤，以有助于进行后续的蚀刻步骤。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1E为已知具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造流程剖面图。

图2A至图2E为本发明的实施例的具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造流程剖面图。

图3为本发明的湿式蚀刻步骤的流程图。

图4A与图4B为以本发明的方法制作的元件的扫瞄式电子显微镜照片。

附图标记说明

100、200：基底

102：浅沟槽隔离结构

104：N型金属氧化物半导体区

106：P型金属氧化物半导体区

108、108a：氧化硅层

110、110a：氧化铪层

112、112a：氧化镧层

114、114a：氧化铝层

116：栅极堆叠结构

118：氮化钛层

120：多晶硅层

122：硬掩模层

124、126：湿式蚀刻步骤

202：隔离结构

204：第一型金属氧化物半导体区

206：第二型金属氧化物半导体区

208、208a：界面层

210、210a：高介电常数介电层

212、212a：第一覆盖层

214、214a：第二覆盖层

215：第一栅极堆叠结构

216：第二栅极堆叠结构

218：第一导体层

220：第二导体层

222：硬掩模层

225：湿式蚀刻步骤

227：等离子体处理步骤

310、320、330、340、350、360、370：标号

具体实施方式

图2A至图2E为本发明的实施例的具有高介电常数介电层与金属栅极的互补式金属氧化物半导体元件的制造流程剖面图。

首先，请参照图2A，提供基底200，其例如是半导体基底。接着，在基底200中形成隔离结构202，以定义出第一型金属氧化物半导体区204与第二型金属氧化物半导体区206。隔离结构202例如是浅沟槽隔离结构(ShallowTrench Isolation，STI)。在本实施例中，第一型金属氧化物半导体区204例如是N型金属氧化物半导体区，第二型金属氧化物半导体区206例如是P型金属氧化物半导体区。

然后，请参照图2B，在基底200上形成界面层(Interfacial Layer，IL)208。界面层208例如是氧化硅层，其形成方法例如是化学气相沉积法、等离子体加强型化学气相沉积法或快速热处理法。接着，在界面层208上形成高介电常数介电层210。高介电常数介电层210例如是含铪系介电层，优选的高介电常数介电层210例如是氧化铪层，其形成方法例如是沉积法或溅镀法。上述的界面层208是用以使高介电常数介电层210与基底200紧密连接。

之后，请参照图2C，在第一型金属氧化物半导体区204与第二型金属氧化物半导体区206的高介电常数介电层210上分别形成第一覆盖层212与第二覆盖层214。第一覆盖层212与第二覆盖层214是用以调整金属栅极的功函数。第一覆盖层212与第二覆盖层214例如是高介电常数材料层，优选的第一覆盖层212例如是氧化镧(LaO)层，而第二覆盖层214例如是氧化铝(AlO)层。

第一覆盖层212与第二覆盖层214的形成方法例如是，先沉积一层第一覆盖材料层(未绘示)覆盖住整个高介电常数介电层210。然后，在第一型金属氧化物半导体区204的第一覆盖材料层上形成掩模层(未绘示)。接着，以掩模层为蚀刻掩模，蚀刻第一覆盖材料层，以形成第一覆盖层212。随后，移除第一型金属氧化物半导体区204的掩模层。然后，沉积一层第二覆盖材料层(未绘示)，覆盖第二型金属氧化物半导体区206的高介电常数介电层210以及第一覆盖层212。接着，在第二型金属氧化物半导体区206的第二覆盖材料层上形成掩模层(未绘示)。之后，以掩模层为蚀刻掩模，蚀刻第二覆盖材料层，以形成第二覆盖层214。然后，移除第二型金属氧化物半导体区206的掩模层。

随后，请参照图2D，在部分的第一覆盖层212与部分的第二覆盖层214上分别形成第一栅极堆叠结构215与第二栅极堆叠结构216。第一栅极堆叠结构215与第二栅极堆叠结构216是由基底200上方起的第一导体层218、第二导体层220与硬掩模层222所构成。其中，第一导体层218例如是金属层，其材料例如是选自于由钨、铝、铝铜合金、铜、钛、硅化钛、钴、硅化钴、镍、硅化镍、氮化钛、钛钨合金以及氮化钽所组成的族群其中之一。优选的是，第一导体层218例如是氮化钛层。另外，第二导体层220例如是多晶硅层。硬掩模层222例如是氮化硅层。

第一栅极堆叠结构215与第二栅极堆叠结构216的形成方法例如是，在第一覆盖层212与第二覆盖层214上依序沉积第一导体材料层(未绘示)、第二导体材料层(未绘示)以及硬掩模材料层(未绘示)。然后，在硬掩模材料层上形成一层图案化光致抗蚀剂层(未绘示)。接着，以此图案化光致抗蚀剂层为蚀刻掩模，蚀刻硬掩模材料层，以形成硬掩模层222。然后，移除上述的图案化光致抗蚀剂层。随后，以硬掩模层222为蚀刻掩模，蚀刻第二导体材料层与第一导体材料层，以形成第二导体层220与第一导体层218。如此即可在第一型金属氧化物半导体区204与第二型金属氧化物半导体区206分别形成第一栅极堆叠结构215与第二栅极堆叠结构216。

接着，请继续参照图2E与图3，以说明本发明的互补式金属氧化物半导体元件的栅极介电层的蚀刻方法。图3为本发明的湿式蚀刻步骤的流程图。

如图2E所示，在蚀刻机台中，以原位(in-situ)方式，进行湿式蚀刻步骤225，先蚀刻第一覆盖层212与第二覆盖层214，然后在将元件不移出蚀刻机台的情况下，接着蚀刻高介电常数介电层210与界面层208，至暴露出基底200，以形成第一覆盖层212a、第二覆盖层214a、高介电常数介电层210a与界面层208a。

更详细而言，如图3所示，湿式蚀刻步骤225为，在同一蚀刻机台中，先使用第一蚀刻液(标号310)，移除未被第一栅极堆叠结构215与第二栅极堆叠结构216覆盖的第一覆盖层212与第二覆盖层214。在本实施例中，第一蚀刻液例如是稀释的盐酸(HCl)。之后，利用去离子水清洗元件表面以去除残留蚀刻液(标号320)。接着，使用第二蚀刻液(标号330)，移除暴露出来的高介电常数介电层210与界面层208。上述的第二蚀刻液为包含第一蚀刻液的混合蚀刻液。在本实施例中，第二蚀刻液例如是稀释的盐酸与稀释的氢氟酸(HF)。然后，利用去离子水清洗元件表面以去除残留蚀刻液(标号340)。随后，吹干元件(标号350)，然后将元件移出蚀刻机台，以完成蚀刻步骤。

特别是，本发明的蚀刻介电层(覆盖层、高介电常数介电层、界面层)的步骤中，利用原位方式，使用混合的蚀刻液，使得介电层可完全被去除，因此可避免已知因蚀刻后元件表面附着聚合物或其他残留物，进而影响后续工艺以及元件的效能与良率降低的问题。

而且，相较于已知工艺，需将元件多次移出/移入蚀刻机台，本发明的方法在同一机台中就可完成介电层的蚀刻，因此工艺较为简单，且能与一般互补式金属氧化物半导体晶体管的工艺整合。

如图4A与图4B所示，其为以本发明的方法制作的元件的扫瞄式电子显微镜(SEM)照片，由照片可显示出元件表面并无蚀刻后聚合物或其他残留物附着。

值得一提的是，在实施例中，在上述的湿式蚀刻步骤225中，使用第二蚀刻液之后，还包括在不移出蚀刻机台的情况下，使用第三蚀刻液，以更加提高元件的介电层的清除效率，避免聚合物或其他残留物的附着。第三蚀刻液与第一蚀刻液相同，其例如是稀释的盐酸。亦即是，如图3所示，利用去离子水进行清洗(标号340)之后，以及吹干元件(标号350)之前，可使用第三蚀刻液进行蚀刻(标号360)，然后利用去离子水进行清洗(标号370)。

在另一实施例中，请再次参照图2D，在进行湿式蚀刻步骤225之前，可进行等离子体处理步骤227，以有助于进行后续的蚀刻步骤。上述的等离子体处理步骤227可例如是，使用氩气(Ar)为气体源，进行等离子体处理，使第一覆盖层212与第二覆盖层214的结构较为松散，进而提高高介电常数介电层210的蚀刻速率。等离子体处理步骤227亦可例如是使用氯化硼(BCl3)为气体源，进行等离子体处理。此外，等离子体处理步骤227还可例如是使用氩气与三氯化硼为气体源，进行等离子体处理。

当然，在完成栅极的介电层的蚀刻步骤后，还可以继续形成源极、漏极、移除硬掩模层222等工艺，这些工艺以及完成此互补式金属氧化物半导体元件的后续工艺应为本领域一般技术人员所周知，在此不再赘述。

综上所述，本发明的互补式金属氧化物半导体元件的制造方法，是在不移出蚀刻机台的情形下，进行原位湿式蚀刻步骤，代替已知的两个湿式蚀刻步骤，以完成介电层(覆盖层、高介电常数介电层、界面层)的蚀刻。本发明的方法不仅可与一般互补式金属氧化物半导体晶体管的工艺整合，且在操作上亦较为简单方便。

此外，本发明的方法是在同一蚀刻机台中，在蚀刻覆盖层后，直接更换蚀刻液，使用混合的蚀刻液，进行高介电常数介电层与界面层的蚀刻，其不仅可提高蚀刻效率，避免元件表面附着聚合物或其他残留物，且可改善后续工艺以及元件的效能与良率降低的问题。

另外，在进行原位湿式蚀刻步骤之前，可对元件表面施行等离子体处理步骤，其可有助于进行后续的蚀刻步骤。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定为准。

Claims (15)

1.一种互补式金属氧化物半导体元件的制造方法，包括：

在基底中形成隔离结构，以定义出第一型金属氧化物半导体区与第二型金属氧化物半导体区；

在该基底上依序形成界面层与高介电常数介电层；

在该第一型金属氧化物半导体区与该第二型金属氧化物半导体区的该高介电常数介电层上分别形成第一覆盖层与第二覆盖层；

在部分的该第一覆盖层与部分的该第二覆盖层上分别形成第一栅极堆叠结构与第二栅极堆叠结构，

其中该第一栅极堆叠结构与该第二栅极堆叠结构包含由该基底上方起的第一导体层、第二导体层与硬掩模层；以及

进行原位湿式蚀刻步骤，依序使用第一蚀刻液，蚀刻该第一覆盖层与该第二覆盖层，以及使用第二蚀刻液，蚀刻该高介电常数介电层与该界面层，至暴露出该基底，

其中该第二蚀刻液为包含该第一蚀刻液的混合蚀刻液。

2.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该高介电常数介电层包括含铪系介电层。

3.如权利要求2所述的互补式金属氧化物半导体元件的制造方法，其中该高介电常数介电层包括氧化铪层。

4.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该第一覆盖层与该第二覆盖层包括高介电常数材料层。

5.如权利要求4所述的互补式金属氧化物半导体元件的制造方法，其中该第一型金属氧化物半导体区为N型金属氧化物半导体区，该第二型金属氧化物半导体区为P型金属氧化物半导体区，而该第一覆盖层包括氧化镧层，该第二覆盖层包括氧化铝层。

6.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该第一蚀刻液为稀释的盐酸。

7.如权利要求6所述的互补式金属氧化物半导体元件的制造方法，其中该第二蚀刻液为稀释的盐酸与稀释的氢氟酸。

8.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，还包括在使用该第二蚀刻液之后，接着使用第三蚀刻液。

9.如权利要求8所述的互补式金属氧化物半导体元件的制造方法，其中该第三蚀刻液与该第一蚀刻液相同。

10.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该第一导体层包括金属层。

11.如权利要求10所述的互补式金属氧化物半导体元件的制造方法，其中该第一导体层的材料为选自于由钨、铝、铝铜合金、铜、钛、硅化钛、钴、硅化钴、镍、硅化镍、氮化钛、钛钨合金以及氮化钽所组成的族群其中之一。

12.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该第二导体材料层包括多晶硅层。

13.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，其中该界面层包括氧化硅层。

14.如权利要求1所述的互补式金属氧化物半导体元件的制造方法，还包括在进行该湿式蚀刻步骤之前，进行等离子体处理步骤。

15.如权利要求14所述的互补式金属氧化物半导体元件的制造方法，其中该等离子体处理步骤所使用的气体包括氩气及/或三氯化硼。