CN102365720B - 在沟槽栅fet的栅电极上形成自对准硅化物的结构和方法 - Google Patents

在沟槽栅fet的栅电极上形成自对准硅化物的结构和方法 Download PDF

Info

Publication number
CN102365720B
CN102365720B CN201080013846.9A CN201080013846A CN102365720B CN 102365720 B CN102365720 B CN 102365720B CN 201080013846 A CN201080013846 A CN 201080013846A CN 102365720 B CN102365720 B CN 102365720B
Authority
CN
China
Prior art keywords
groove
self
dielectric layer
layer
concavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080013846.9A
Other languages
English (en)
Other versions
CN102365720A (zh
Inventor
罗伯特·J·普泰尔
詹姆斯·J·墨菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102365720A publication Critical patent/CN102365720A/zh
Application granted granted Critical
Publication of CN102365720B publication Critical patent/CN102365720B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种用于形成沟槽栅FET的方法包括下面步骤。形成延伸至半导体区域中的多个沟槽。形成沿每个沟槽的相对侧壁并且在半导体区域的位于相邻沟槽之间的台面上延伸的栅极电介质。在每个沟槽中形成通过栅极电介质与半导体区域绝缘的栅电极。在半导体区域中形成第二导电型的阱区。在阱区的上方部分中形成第一导电型的源区。在形成源区之后，在每个沟槽中的栅电极上形成邻接栅极电介质的一部分的自对准硅化物层。栅极电介质防止在半导体区域的位于相邻沟槽之间的台面上形成自对准硅化物层。

Description

在沟槽栅FET的栅电极上形成自对准硅化物的结构和方法
技术领域
本发明大体上涉及半导体技术，并且更具体地，涉及在沟槽栅场效应晶体管(FET)的栅电极上形成自对准硅化物(salicide)的结构和方法。
背景技术
传统的金属氧化物半导体(MOS)集成电路通常在多晶硅栅电极上利用低电阻钛硅化合物层以降低栅电阻。通常使用自对准工艺来形成钛硅化合物层。在晶片(wafer)上沉积薄钛层并且对该晶片进行加热。钛与暴露的硅进行反应以形成钛硅化合物。未暴露硅的区域不反应，并且在随后的清洁工艺期间去除未反应的钛。通过这种工艺形成的硅化物可被称作自对准硅化物，其是在本领域中用来指自对准硅化物的术语。
利用钛硅化合物层的传统MOS集成电路需要隔离物(spacer)。隔离物在钛硅化合物和附近的导电层之间提供物理和电气屏障，以防止短路和桥接。在传统的沟槽栅FET中，隔离物沿着沟槽侧壁而与栅极电介质(gatedielectric)相邻地形成，从而使钛硅化合物与源区绝缘。如果没有隔离物，则用来形成钛硅化合物的钛可能与栅极电介质中的硅反应从而形成导致钛硅化合物和源区之间短路的钛硅化合物细脉(stringer)。而且，钛硅化合物生长是各向同性的，并且自对准硅化物层可能横向延伸引起桥接。
然而，使用隔离物减小了自对准硅化物层的截面面积，由此增大了栅电阻。而且，对于沟槽栅FET，通常在隔离物蚀刻期间去除覆盖与沟槽相邻的台面的电介质层，由此使自对准硅化物形成在台面上。形成在台面上的自对准硅化物难以去除，从而影响随后的接触蚀刻工艺。
因此，通常需要在沟槽栅FET的栅电极上形成自对准硅化物的改进了的结构和方法。
发明内容
根据本发明的实施方式，如下形成沟槽栅FET结构。形成延伸至半导体区域中的多个沟槽。形成沿每个沟槽的相对侧壁且在半导体区域的位于相邻沟槽之间的台面上延伸的栅极电介质。在每个沟槽中形成通过栅极电介质与半导体区域绝缘的栅电极。在半导体区域中形成第二导电型的阱区。在阱区的上方部分中形成第一导电型的源区。在形成源区之后，在每个沟槽中的栅电极上形成邻接栅极电介质的一部分、包含钴或镍中的至少一种的自对准硅化物层。栅极电介质防止半导体区域的位于相邻沟槽之间的台面上形成自对准硅化物层。
在一个实施方式中，自对准硅化物层包含钴、镍或钼中的至少一种。
在另一实施方式中，形成阱区包括执行基本无氧的热处理，从而使栅电极上的氧化物形成最少化。
在另一实施方式中，形成源区包括执行基本无氧的热处理，从而使栅电极上的氧化物形成最少化。
在另一实施方式中，执行无HF的湿法清洁处理，从而最少化地去除栅极电介质的暴露部分。
根据本发明的另一实施方式，沟槽栅FET结构包括延伸至半导体区域中的沟槽，其中，半导体区域的在相邻沟槽之间延伸的部分形成台面。半导体结构还包括沿每个沟槽的侧壁且在台面上延伸的连续栅极电介质，以及位于每个沟槽中的通过栅极电介质而与半导体区域绝缘的栅电极。半导体结构还包括包含钴或镍中的至少一种的自对准硅化物层，其在每个沟槽中的栅电极上延伸并邻接栅极电介质的一部分。半导体结构还包括位于每个沟槽中的自对准硅化物层上的电介质层以及在电介质层上和在栅极电介质的在台面上延伸的部分上的互连层。
在一个实施方式中，半导体结构还包括位于半导体区域中的第二导电型的阱区，以及位于阱区的上方部分中的第一导电型的源区。阱区和源区与每个沟槽的侧壁相邻，并且每个沟槽中的自对准硅化物层沿沟槽的深度方向与相邻源区的底部相重叠。
在另一实施方式中，栅极电介质的在台面上延伸的部分使互连层与半导体区域绝缘，并且电介质层使互连层与自对准硅化物层绝缘。
在又一实施方式中，每个沟槽中的自对准硅化物层的顶面相对于台面而凹进。
下面的详细描述和附图提供了对本发明的特征和优点的更好理解。
附图说明
图1A至图1J示出了根据本发明的实施方式的在栅电极上形成具有自对准硅化物层的沟槽栅FET结构的各个步骤的简化截面图。
具体实施方式
根据本发明的实施方式，通过使用简单的制造工艺来获得具有减小了的栅电阻的沟槽栅FET结构。一些实施方式包括在栅电极上形成包含钴或镍的自对准硅化物层。钴和镍不与氧化硅中的硅反应以与钛相同的方式形成细脉，并由此可以消除隔离物。消除隔离物增大了自对准硅化物层的截面面积，从而减小了栅电阻。其他实施方式包括在形成自对准硅化物之前形成源区和阱区。源区和阱区形成需要高温处理。自对准硅化物层通常具有低热稳定性，并且在源区和阱区形成之后形成自对准硅化物层防止自对准硅化物层暴露于高温处理。其他实施方式包括使用基本无氧的热处理来形成源区和阱区，以使栅电极上的氧化物形成最少化。可以在自对准硅化物层形成之前去除栅电极上的薄氧化物，同时最少化地去除栅极电介质的暴露部分。由此，栅极电介质沿上部沟槽侧壁延伸的剩余部分可以防止自对准硅化物层和源区之间的短路。并且，通过消除隔离物，未在隔离物蚀刻期间去除在台面上延伸的栅极电介质。该栅极电介质防止在台面上形成自对准硅化物，从而改善接触蚀刻工艺。
在其他实施方式中，可以在注入步骤和热处理之间使用无HF的湿法清洁工艺。该湿法清洁去除比使用HF的传统湿法清洁工艺少的电介质。栅极电介质沿上部沟槽侧壁的剩余部分可以防止自对准硅化物层和源区之间的短路。这消除了对隔离物的需要，从而增大了自对准硅化物的截面面积，并减小了栅电阻。同样，栅极电介质在台面上延伸的剩余部分防止在台面上形成自对准硅化物，从而改善了接触蚀刻工艺。将在下文中更详细地描述本发明的这些和其他实施方式以及其他特征和优点。
图1A至图1J示出了根据本发明的实施方式的在栅电极上形成具有自对准硅化物层的沟槽栅FET结构的各个步骤的简化截面图。应当理解的是，图1A至图1J中所示的结构均为示例性的，并且本发明的范围不限于这些具体实施例。此外，本申请的附图中的尺寸不是按比例缩放的，并且在大小上有时放大或缩小相对尺寸，以更清晰地示出各个结构特征。另外，尽管在每张图中仅示出了两个沟槽，但应当理解，所示的结构可以在实际的半导体器件中重复多次。
在图1A中，通过使用传统的光刻和蚀刻技术而在半导体区域100中形成沟槽103。在一个实施方式中，半导体区域100包括在高掺杂n+型基板101上延伸的n型外延层102。在一些实施方式中，沟槽103延伸至外延层102中并在外延层102内终止。在其他实施方式中，沟槽103穿过外延层102延伸，并在基板101内终止。
通过使用已知技术而在沟槽103的底部中形成屏蔽电介质(shielddielectric)104和屏蔽电极107。在一个实施方式中，屏蔽电介质104的形成可以包括使用传统的氧化物沉积或热氧化工艺而沿沟槽103的侧壁和底部形成电介质层。屏蔽电极107的形成可以包括在电介质层上形成多晶硅层，从而填充沟槽103。然后，可以使用已知技术来蚀刻电介质层和多晶硅层，从而使这些层凹进沟槽103的底部中，由此形成屏蔽电介质104和屏蔽电极107。
也可以通过使用已知技术而在沟槽103中形成电极间电介质(IED)105、栅极电介质106和多晶硅层108。例如，IED 105的形成可以包括使用传统的沉积或热氧化工艺沿沟槽103的上部侧壁而在屏蔽电极107上方形成电介质层。可以通过使用已知技术来蚀刻电介质层，以使该层凹进并形成在屏蔽电极107之上延伸的IED 105。栅极电介质106可以通过使用传统沉积或热氧化工艺而沿沟槽103的上部侧壁并在相邻的台面上形成。多晶硅层108的形成可以包括通过使用传统的多晶硅沉积工艺而在IED105和栅极电介质106上沉积多晶硅层。
在图1B中，可以使用一种以上的传统的多晶硅蚀刻或化学机械抛光(CMP)工艺而从相邻的沟槽103之间的台面上去除多晶硅层108，并在每个沟槽中形成栅电极110。仍如图1B所示，可以在半导体区域100的上部中形成阱区112。阱区112的形成可以包括使用传统的阱注入工艺(well implant process)而将p型掺杂剂注入半导体区域100的上部中。在一个实施方式中，在注入步骤后使用无HF的湿法清洁，以在高温处理之前对结构的表面进行清洁。例如，可以使用无HF的传统SC1/SC2清洁。该清洁保护栅极电介质106沿沟槽103的上部侧壁以及在台面上的暴露部分。在另一实施方式中，可以使用基本无氧的热处理来活化掺杂剂并形成阱区112。例如，热处理可以在高温驱动步骤期间仅使用诸如氮或氩的惰性气体。这使栅电极上的氧化物形成最少化。处理的长度和处理的温度可以根据已知技术来确定。
在图1C中，源区114形成在半导体区域100的上部中。例如，可以使用传统的源注入工艺将n型掺杂剂注入到半导体区域100的上部中。在一个实施方式中，可以在注入后使用无HF的湿法清洁而在高温处理之前清洁结构的表面。例如，可以使用无HF的传统SC1/SC2清洁来保护栅极电介质106的暴露部分。在另一实施方式中，可以使用基本无氧的热处理来活化掺杂剂并形成源区114。例如，热处理可以在高温驱动步骤期间仅使用诸如氮或氩的惰性气体，从而将栅电极上的氧化物形成最少化。处理的长度和处理的温度可以根据已知技术来确定。
在可替换实施方式中，可以如上所述来执行传统的阱注入和源注入步骤。在注入步骤之后，在高温处理之前，可以使用无HF的湿法清洁来清洁结构的表面。然后，可以使用基本无氧的热处理来活化掺杂剂并形成阱区112和源区114。
在另一实施方式中，可以如上所述来执行传统的阱注入步骤。在阱注入步骤之后，可以使用无HF的湿法清洁来清洁结构的表面。可以如上所述来执行传统的源注入步骤。在源注入步骤之后，可以使用无HF的湿法清洁来清洁结构的表面。然后，可以使用基本无氧的热处理来活化掺杂剂并形成阱区112和源区114。可替换地，在上述实施方式的任一个中，可以在阱注入之前执行源注入。本领域中的任何技术人员会认识到许多变化、修改和替换。
在图1D中，通过使用已知技术而在结构上方形成金属层116和保护层118。在一个实施方式中，可以在形成金属层116之前使用清洁工艺，以从栅电极110的表面去除氧化物。该清洁工艺可以包括一种以上的传统湿或干蚀刻工艺。例如，在一个实施方式中，可以使用利用硫过氧化物混合物(SPM)蚀刻随后进行稀释HF蚀刻的湿蚀刻工艺。试验已表明该工艺能够确保形成具有低薄层电阻和低电阻率的自对准硅化物层。可以谨慎设计清洁工艺以对栅极电介质106的暴露部分的最小影响而从栅电极110的表面去除氧化物。
在一个实施方式中，通过使用传统的金属沉积工艺来形成金属层116。金属层116接触栅电极110的上部表面，并在沿沟槽103的上部侧壁的栅极电介质106上和台面上延伸。金属层116可以包含钛、钴、镍、钼或者适合自对准硅化物形成的其他金属或合金。可以在金属层116上形成保护层118，从而防止金属层116在随后的处理期间氧化。在一个实施方式中，保护层118可以包含钛或氮化钛并使用传统的沉积工艺而形成在金属层116上。
在一个实施方式中，包含钴、镍或钼的金属层被用来形成金属层116。这些金属的自对准硅化物不与氧化硅中的硅反应以与钛同样的方式形成细脉，由此减少短路并消除了对隔离物的需求。此外，这些金属及其各自的自对准硅化物之间的差异蚀刻允许它们用于自对准工艺。这与诸如钨的金属相反，这些诸如钨的金属由于在也没有去除硅化合物的情况下不能去除未反应金属，所以不能用来形成自对准硅化物。因此，硅化钨需要分离的光刻和蚀刻处理，并且不提供自对准处理的器件剥落。
在图1E中，通过使用已知技术而在栅电极110上形成单硅化物层120。例如，在一个实施方式中，可以使用在约475℃至600℃之间的温度下持续约20至40秒的传统快速热退火(RTA)工艺而使金属层116的部分与来自栅电极110的硅反应，从而形成单硅化物层120。如图1E所示，金属层116在栅极电介质106上延伸的部分与保护层118保持不反应。栅极电介质106在台面上延伸的部分防止在台面上形成自对准硅化物。
在图1F中，使用已知技术去除了保护层118和金属层116的未反应部分。例如，在实施方式中，可以使用一种以上的传统的湿或干蚀刻工艺来去除保护层118和金属层116的未反应部分。蚀刻工艺是选择性的，并且不去除单硅化物层120或栅极电介质106在台面上延伸的暴露部分。
在图1G中，通过使用已知技术而在栅电极110上形成自对准硅化物层122。例如，在一个实施方式中，可以使用约700℃至800℃温度下的传统RTA工艺来将单硅化物层120转变为自对准硅化物层122。如图1G所示，自对准硅化物层122可以邻接栅极电介质106的一部分，从而增大自对准硅化物层122的截面面积。在一个实施方式中，可以谨慎设计单硅化物层120的厚度，使得自对准硅化物层122的底面沿沟槽103的深度与源区114的底部相重叠。这可以增大自对准硅化物层122的体积，并进一步减小栅电阻。在另一实施方式中，自对准硅化物层122的顶面相对于相邻的台面而凹进。
在图1H中，通过使用已知技术而在结构上方形成电介质层124。例如，在一个实施方式中，可以使用传统的电介质沉积工艺来在自对准硅化物层122上和栅极电介质106在台面上延伸的暴露部分上沉积电介质层124。在实施方式中，可以使用一种以上的传统电介质蚀刻或CMP工艺而从台面上去除电介质层124，并在自对准硅化物层122上形成自对准电介质层126。在其他实施方式中，可以使用传统的光刻和蚀刻技术来从台面上去除电介质层124。
在图1J中，通过使用已知技术而在结构的顶侧上形成互连层128(例如，包含金属)。栅极电介质106在相邻的沟槽之间的台面上延伸的部分使源区114与互连层128绝缘。高质量栅极电介质106改善台面和互连层128之间的绝缘。互连层128沿第三维(例如，朝页面的维度)在源接点处接触源区114。这通过消除沟槽103之间的条形源接点来增加器件密度。也可以使用已知技术形成例如包含金属的底侧导电互连层(未示出)，其电气接触半导体区域100的背侧。
在其他的优点和特征中，根据本发明实施方式形成的结构消除了隔离物(通过形成包含钴、镍或钼的自对准硅化物层、通过在源区和阱区的形成期间将栅电极上的氧化物形成最少化，和/或通过在清洁处理期间保护沿上部沟槽侧壁的栅极电介质厚度)、防止在台面上形成自对准硅化物(通过保护在台面上的栅极电介质厚度)、减小栅电阻(通过增大自对准硅化物层的截面面积和体积)、改善接触蚀刻工艺(通过防止在台面上形成自对准硅化物)、增大器件密度和可量测性(通过消除每个沟槽之间的隔离物和条形源接点)、以及降低工艺复杂性(通过消除隔离物沉积和蚀刻工艺)。此外，本文中所描述的本发明的实施方式在阱区112和源区114形成之后有利地形成自对准硅化物层122，因此防止自对准硅化物层122暴露于与阱区和源区形成相关联的热处理。这允许使用包含钴或镍的自对准硅化物，其热稳定性低于自对准钛硅化合物的热稳定性。
图1A至图1J中所示的沟槽栅FET结构包括屏蔽栅。应当理解，本发明的方法可以应用于传统的非屏蔽沟槽栅FET器件。
注意，尽管在图1A至图1J中所示的实施方式示出了n沟道沟槽栅FET，但可以通过使源区和阱区、外延层以及基板的极性反转来获得p沟道沟槽栅FET。此外，在半导体区域包括在基板上延伸的外延层的实施方式中，当基板和外延层具有相同的导电型时获得MOSFET器件，而当基板具有与外延层相反的导电型时获得IGBT器件。
此外，尽管以上所述的实施方式由传统的硅来实现，但这些实施方式及其明显变型也可以用碳化硅、砷化镓、氮化镓、钻石或其他半导体材料来实现。另外，在不背离本发明的范围的前提下，本发明的一个或多个实施方式的特征可以与本发明的其他实施方式的一个或多个特征相结合。
因此，不应当参考上述描述来确定本发明的范围，而是应当参考所附权利要求连同其等价物的全部范围来确定。

Claims (19)

1.一种沟槽栅FET结构的形成方法，所述方法包括：
形成延伸至半导体区域中的多个沟槽；
形成沿每个沟槽的相对侧壁且在所述半导体区域的位于相邻沟槽之间的台面上连续延伸的栅极电介质层；
在每个沟槽中形成栅电极；
在所述半导体区域中形成第二导电型的阱区；
在所述阱区的上方部分中形成第一导电型的源区；
在形成所述源区之后，在每个沟槽中的所述栅电极上形成邻接所述栅极电介质层的一部分的包含钴或镍中的至少一种的凹状自对准硅化物层，其中，所述栅极电介质层防止在所述半导体区域的位于相邻沟槽之间的所述台面上形成所述凹状自对准硅化物层；
在每个沟槽中的所述凹状自对准硅化物层上形成电介质层；以及
在所述电介质层上形成互连层，所述电介质层使所述互连层与所述凹状自对准硅化物层绝缘，并且所述栅极电介质层的一部分使所述互连层与所述相邻沟槽之间的所述台面绝缘。
2.根据权利要求1所述的方法，其中，所述凹状自对准硅化物层包含钴、镍或钼中的至少一种。
3.根据权利要求1所述的方法，其中，形成所述阱区包括：执行基本无氧的热处理，以使每个沟槽中的所述栅电极上的氧化物形成最少化。
4.根据权利要求1所述的方法，其中，形成所述源区包括：执行基本无氧的热处理，以使每个沟槽中的所述栅电极上的氧化物形成最少化。
5.根据权利要求1所述的方法，还包括：
执行无HF的湿法清洁处理，以最少化地去除所述栅极电介质层的暴露部分。
6.根据权利要求1所述的方法，其中，所述源区被形成为与每个沟槽的相对侧壁相邻，并且每个沟槽中的所述凹状自对准硅化物层沿所述多个沟槽的深度方向与相邻的源区的底部相重叠。
7.根据权利要求1所述的方法，其中，形成所述凹状自对准硅化物层包括：
形成在所述栅极电介质层的暴露部分上和在每个沟槽中的所述栅电极上延伸的金属层；
执行热处理，使得所述金属层的在每个沟槽中的所述栅电极上延伸的部分发生反应，以形成所述凹状自对准硅化物层；以及
去除所述金属层的未反应部分。
8.根据权利要求1所述的方法，还包括：
在每个沟槽中在所述栅电极的下方形成屏蔽电极；以及
在每个沟槽中形成在所述屏蔽电极和所述栅电极之间延伸的电极间电介质。
9.一种沟槽栅FET结构的形成方法，所述方法包括：
形成延伸至半导体区域中的沟槽；
形成沿所述沟槽的侧壁且在所述半导体区域的与所述沟槽相邻的台面上连续延伸的栅极电介质层；
在所述沟槽中形成栅电极；
执行第一导电型的掺杂剂到所述半导体区域的第一注入；
执行第二导电型的掺杂剂到所述半导体区域的第二注入；
执行一次或多次热处理，由此形成对应于所述第一注入的源区和对应于所述第二注入的阱区，在基本无氧的情况下执行所述一次或多次热处理，以使所述栅电极上的氧化物形成最少化；以及
在执行所述热处理之后，在所述栅电极上形成邻接所述栅极电介质层的一部分的包含钴或镍中的至少一种的凹状自对准硅化物层，其中，所述栅极电介质层防止沿所述半导体区域的所述台面形成所述凹状自对准硅化物层；
在每个沟槽中的所述凹状自对准硅化物层上形成电介质层；以及
在所述电介质层上形成互连层，所述电介质层使所述互连层与所述凹状自对准硅化物层绝缘，并且所述栅极电介质层的一部分使所述互连层与相邻沟槽之间的所述源区绝缘。
10.根据权利要求9所述的方法，其中，所述凹状自对准硅化物层包含钴、镍或钼中的至少一种。
11.根据权利要求9所述的方法，其中，所述凹状自对准硅化物层沿所述沟槽的深度方向与所述源区的底部相重叠。
12.根据权利要求9所述的方法，还包括：
执行无HF的湿法清洁处理，以最少化地去除所述栅极电介质层的暴露部分。
13.根据权利要求9所述的方法，其中，形成所述凹状自对准硅化物层包括：
形成在所述栅极电介质层的暴露部分上和在所述栅电极上延伸的金属层；
执行第二热处理，使得所述金属层在所述栅电极上延伸的部分发生反应，以形成单硅化物；
去除所述金属层的未反应部分；以及
执行第三热处理，使得所述单硅化物反应以形成所述凹状自对准硅化物层。
14.一种沟槽栅FET结构，包括：
延伸至半导体区域中的沟槽，其中，所述半导体区域的在相邻沟槽之间延伸的部分形成台面；
沿每个沟槽的侧壁且在所述相邻沟槽之间的所述台面上连续延伸的栅极电介质层；
位于每个沟槽中的栅电极；
包含钴或镍中的至少一种的凹状自对准硅化物层，在每个沟槽中的所述栅电极上延伸并邻接所述栅极电介质层的一部分；
位于每个沟槽中的所述凹状自对准硅化物层上的电介质层；以及
在所述电介质层上和所述栅极电介质层的在所述相邻沟槽间的所述台面上延伸的部分上的互连层。
15.根据权利要求14所述的沟槽栅FET结构，其中，所述凹状自对准硅化物层包含钴、镍或钼中的至少一种。
16.根据权利要求14所述的沟槽栅FET结构，还包含：
位于所述半导体区域中的第二导电型的阱区；以及
位于所述阱区的上方部分中的第一导电型的源区，其中，所述阱区和所述源区与每个沟槽的所述侧壁相邻，以及其中，每个沟槽中的所述凹状自对准硅化物层沿所述沟槽的深度方向与相邻的源区的底部相重叠。
17.根据权利要求14所述的沟槽栅FET结构，其中，所述栅极电介质层的在所述台面上延伸的部分使所述互连层与所述半导体区域绝缘，以及所述电介质层使所述互连层与所述凹状自对准硅化物层绝缘。
18.根据权利要求14所述的沟槽栅FET结构，其中，每个沟槽中的所述凹状自对准硅化物层的顶面相对于相邻的台面而凹进。
19.根据权利要求14所述的沟槽栅FET结构，还包括：
位于每个沟槽中的在所述栅电极下方的屏蔽电极；以及
位于每个沟槽中的在所述屏蔽电极和所述栅电极之间延伸的电极间电介质。
CN201080013846.9A 2009-03-27 2010-03-17 在沟槽栅fet的栅电极上形成自对准硅化物的结构和方法 Active CN102365720B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/412,803 2009-03-27
US12/412,803 US8143125B2 (en) 2009-03-27 2009-03-27 Structure and method for forming a salicide on the gate electrode of a trench-gate FET
PCT/US2010/027608 WO2010111083A2 (en) 2009-03-27 2010-03-17 Structure and method for forming a salicide on the gate electrode of a trench-gate fet

Publications (2)

Publication Number Publication Date
CN102365720A CN102365720A (zh) 2012-02-29
CN102365720B true CN102365720B (zh) 2014-04-23

Family

ID=42781772

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080013846.9A Active CN102365720B (zh) 2009-03-27 2010-03-17 在沟槽栅fet的栅电极上形成自对准硅化物的结构和方法

Country Status (3)

Country Link
US (1) US8143125B2 (zh)
CN (1) CN102365720B (zh)
WO (1) WO2010111083A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI376751B (en) * 2008-12-12 2012-11-11 Niko Semiconductor Co Ltd Fabrication method of trenched metal-oxide-semiconductor device
KR101366982B1 (ko) * 2012-08-14 2014-02-24 삼성전기주식회사 트렌치 게이트형 전력 반도체 소자
CN105493291A (zh) 2013-06-06 2016-04-13 美国联合碳化硅公司 沟槽屏蔽连接结型场效应晶体管
US10396215B2 (en) 2015-03-10 2019-08-27 United Silicon Carbide, Inc. Trench vertical JFET with improved threshold voltage control
CN106206741B (zh) * 2016-08-30 2023-07-04 西安芯派电子科技有限公司 一种降低低压超结器件的栅极电阻的元胞结构及其制备方法
CN113990921B (zh) * 2021-10-18 2023-12-08 深圳市威兆半导体股份有限公司 半导体纵向器件及其生产方法
US20240063305A1 (en) * 2022-08-17 2024-02-22 Analog Devices, Inc. Self-aligned silicide gate for discrete shielded-gate trench power mosfet
CN116913780A (zh) * 2023-07-20 2023-10-20 瑶芯微电子科技(上海)有限公司 一种屏蔽栅沟槽型mos器件结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436765B1 (en) * 2001-02-09 2002-08-20 United Microelectronics Corp. Method of fabricating a trenched flash memory cell

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP2000114516A (ja) 1998-10-02 2000-04-21 Toshiba Corp 半導体装置およびその製造方法
JP2000188397A (ja) 1998-12-22 2000-07-04 Nissan Motor Co Ltd 半導体装置及びその製造方法
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
KR100341214B1 (ko) 1999-12-21 2002-06-20 오길록 고속 전력 트랜지스터 제조방법
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6475893B2 (en) * 2001-03-30 2002-11-05 International Business Machines Corporation Method for improved fabrication of salicide structures
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6489204B1 (en) * 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US20030168695A1 (en) * 2002-03-07 2003-09-11 International Rectifier Corp. Silicide gate process for trench MOSFET
JP3637330B2 (ja) * 2002-05-16 2005-04-13 株式会社東芝 半導体装置
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7057208B2 (en) * 2003-03-25 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7217976B2 (en) * 2004-02-09 2007-05-15 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
US7390717B2 (en) * 2004-02-09 2008-06-24 International Rectifier Corporation Trench power MOSFET fabrication using inside/outside spacers
TWI236090B (en) * 2004-10-18 2005-07-11 Episil Technologies Inc Trench power MOSFET and method for fabricating the same
US7109552B2 (en) * 2004-11-01 2006-09-19 Silicon-Based Technology, Corp. Self-aligned trench DMOS transistor structure and its manufacturing methods
US20060113588A1 (en) * 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
JP2006173429A (ja) * 2004-12-17 2006-06-29 Elpida Memory Inc 半導体装置の製造方法
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7829941B2 (en) * 2006-01-24 2010-11-09 Alpha & Omega Semiconductor, Ltd. Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions
US7807536B2 (en) * 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
US20080009134A1 (en) * 2006-07-06 2008-01-10 Tsung-Yu Hung Method for fabricating metal silicide
JP5583315B2 (ja) * 2007-07-19 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436765B1 (en) * 2001-02-09 2002-08-20 United Microelectronics Corp. Method of fabricating a trenched flash memory cell

Also Published As

Publication number Publication date
WO2010111083A3 (en) 2011-01-20
US8143125B2 (en) 2012-03-27
CN102365720A (zh) 2012-02-29
US20100244126A1 (en) 2010-09-30
WO2010111083A2 (en) 2010-09-30

Similar Documents

Publication Publication Date Title
CN102365720B (zh) 在沟槽栅fet的栅电极上形成自对准硅化物的结构和方法
US8022482B2 (en) Device configuration of asymmetrical DMOSFET with schottky barrier source
TWI441243B (zh) 用於功率金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）設備之低電阻閘極及製造方法
US7648877B2 (en) Structure and method for forming laterally extending dielectric layer in a trench-gate FET
US9472466B2 (en) Semiconductor device having reduced-damage active region and method of manufacturing the same
US8187939B2 (en) Direct contact in trench with three-mask shield gate process
CN104377235B (zh) 半导体装置
TWI344211B (en) Configuration and method to form mosfet devices with low resistance silicide gate and mesa contact regions
US7217976B2 (en) Low temperature process and structures for polycide power MOSFET with ultra-shallow source
US20100308400A1 (en) Semiconductor Power Switches Having Trench Gates
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
US8034686B2 (en) Method of manufacturing a trench MOSFET having trench contacts integrated with trench Schottky rectifiers having planar contacts
JPH10270709A (ja) Ｌｄｍｏｓトランジスタ素子及びその製造方法
KR20120089679A (ko) 구부러진 게이트 산화물 프로파일을 포함하는 분할 게이트 반도체 디바이스
TWI493718B (zh) 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法
CN102097378A (zh) 一种沟槽金属氧化物半导体场效应管的制造方法
JP2006114834A (ja) 半導体装置
KR20230130510A (ko) 금속 게이트 구조물 및 그 형성 방법
JP5108408B2 (ja) 半導体装置及びその製造方法
TWI808856B (zh) 帶有遮罩電極的底部源極溝槽mosfet
CN113871481B (zh) 一种具有碳化硅超级结的半导体功率器件
KR20040029146A (ko) 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant